Устройство для контроля памяти

 

Изобретение относится к вычислительной технике, в частности к контролю запоминающих устройств, и может быть использовано при их производстве . Цель изобретения - повышение достоверности контроля . Устройство содержит блок 1 свертки по модулю два, блок 2 обнаружения, первый счетчик 3, регистр 4 сдвига, первьй 5, второй 6, третий 7 и четвертый 8 триггеры, первый 9, второй 10, третий 11 и четвертый 12 элементы 2И-НЕ, второй 13 и третий 14 счетчики , генератор 15 импульсов и блок 16 управления. Устройство может работать в трех режимах: контроль функционирования памяти, контроль периода регенерацда памяти, предварительная запись в память. 2 ил.

СОЮЗ СОВЕТСНИХ

СОЦИАЛИСТИЧЕСНИХ

РЕСПУ6ЛИН

„„SU„„1367045

А1 (51)4 G 11 С 29/00

ОПИСАНИЕ ИЗОБРЕТЕНИЯ

И А BTOPCHOMV СВИДЕТЕЛЬСТВУ

ГОСУДАРСТВЕННЫЙ КОМИТЕТ СССР

ПО ДЕЛАМ ИЗОБРЕТЕНИЙ И ОТКРЫТИЙ (21) 3967473/24-24 (22) 14. 10.85 (46) 15.01,88. Бюп. Ф 2 (72) А.И. Козлов (53) 681.327(088.8) (56) Авторское свидетельство СССР

Ф 428455, кл. С 11 С 29/00, 1976.

Авторское свидетельство СССР

Р 1167660, кл. G 11 С 29/00, 1983. (54) УСТРОЙСТВО ДЛЯ,КОНТРОЛЯ .ПАМЯТИ (57) Изобретение относится к вычислительной технике, в частности к контролю запоминающих устройств, и может быть использовано при их производстве. Цель изобретения — повышение достоверности контроля па 1яти.

Устройство содержит блок 1 свертки по модулю два, блок 2 обнаружения, первый счетчик 3, регистр 4 сдвига, первый 5, второй 6, третий 7 и четвертый 8 триггеры, первый 9, второй

10, третий 11 и четвертый 12 элементы 2И-НЕ, второй 13 и третий 14 счет.чики, генератор 15 импульсов и блок

16 управления. Устройство может работать в трех режимах . контроль функционирования памяти, контроль периода регенерации памяти, предварительная запись в память. 2 ил.

Изобретение относится к вычислительной технике, в частности к контролю запоминающих устройств, и может быть использовано при их производЬ стве.

Цель изобретения — повышение достоверности контроля памяти.

На фиг. 1 изображена структурная схема устройства для контроля памя" ти; на фиг. 2 — структурная схема блока управления, Устройство для контроля памяти (фиг. 1) содержит блок 1 свертки по модулю два, блок 2 обнаружения ошибок, первый счетчик 3, регистр 4 сдвига, первый 5, второй 6, третий

7 и четвертый 8 триггеры, первый 9, второй 10, третий 11 и четвертый 12 элементы 2И-НЕ второй 13 и третий

У

14 счетчики, генератор 15 импульсов и блок 16 управления. Выход 17 элемента 2И-НЕ 9 подключен к инверсному входу элемента 2И-НЕ 10, входу синхронизации. первого триггера 5, 1 счетному входу первого счетчика 3, счетному входу второго счетчика 13, а первый вход элемента 2И-НЕ 9 подключен к входу синхронизации второго триггера 6 и является входом 18 син30 хронизации устройства, Выход 19 элемента 2И-HE 10 подключен к входу синхронизации регистра 4 сдвига, а прямой вход элемента 2И-НЕ 10 — к выходу 20 первого триггера 5, входы

Il tt синхронизации и у ст а новки 0 кото- 3 5 рого подключены к первому выходу 2 1 блока 1 6, выход 2 2 переноса первого счетчика 3 подключен к входу р а з р ешения счета второго счетчика 1 3, а выход 2 3 разрядов счетчика 3 являет40 ся адресным выходом устройства, выход 24 нулевого разряда второго счетчика 14 является выходом разрешения записи устройства,. а выход 25 первого разряда счетчика .13 подключен к 45 одному из входов блока 16, вход приема данных блока 16 подключен к одному из выходов 26 регистра 4 сдвига, второй выход 27 блока 16 подключен к второму входу элемента 2И-НЕ 9 и к В0 первому входу элемента 2И-НЕ 11, второй вход которого подключен к инверсному выходу 28 триггера 27. Вход 29 синхронизации счетчика 14 и вход синхронизации четвертого триггера 8 под- 55 ключены к выходу генератора 15, а выход 30 счетчика 14 — к информационному входу четвертого триггера 8, инверсный выход 31 которого подключен

2 к информационному входу второго триггера 6. Входы 32 и 33 третьего триггера 7 являются соответственно первым и вторым установочными входами устройства. Прямой выход 34 триггера

7 подключен к первому входу элемента 2И-НЕ 12, второй вход 35 которого является входом запуска устройства, а выход 36 подключен к входу установки в "0" триггера 8, Выход 37 блока

16 подключен к входу установки в

"1" триггеров 8, а выход триггера 6 подключен к входу 38 блока 16, выход 39 блока 2 обнаружения ошибок является выходом результата контроля устройства, вход 40 блока обнаружения ошибок является входом данных устройства, выход 41 является выходом данных устройства. Вход 42 блока

16 является управляющим входом устройства„

Блок 16 (фиг. 2) содержит элемент

ИСКЛЮЧАЮЩЕЕ ИЛИ 43, первый элемент

2И 44, второй элемент 2И 45, третий элемент 2И 46, элемент 4И-НЕ 47, элемент HE 48, первый элемент 2ИЛИ 49, второй элемент 2ИЛИ 50.

Устройство памяти работает следующим образом.

Режим Контроль функционирования".

В этом режиме в контролируемую память записывается псевдослучайный циклический код, далее контролируемая память переводится в режим считывания, при этом производится сравнение считанной информации с записанной (эталонной). При несовпадении считанной и эталонной информации контролируемая память считается неисправной, в противном случае контроль продолжается в течение заданного времени.

Если по истечении этого времени не обнаружено несовпадение считанной и эталонной информации, то контролируемая память считается исправной. Для реализации этого режима на вход 42 блока 16 подается уровень "0". В исходном состоянии регистр 4 сдвига ,находится в состоянии "1", триггер 5 также в состоянии " 1", на выходе 27 блока 16 формируется уровень "1", а первый 3 и второй 13 счетчики установлены в состояние "0", I

На вход 18 устройства поступают прямоугольные импульсы, период следования которых равен длительности цикла обращения к контролируемой памяти, Эти импульсы инвертируются пер45 з 13670 вым элементом 2И-НЕ 9 и поступают на входы первого 3 и второго 13 счетчиков и первого триггера 5, далее эти импульсы через логический элемент 2И-НЕ 10 поступают на вход 19

5 регистра 4 сдвига, На выходе нулевого разряда 24 счетчика 13 формируется уровень "0", который поступает на вход разрешения записи устройства и удерживает ее в режиме записи информации, которая в виде последовательности " 1"

11 и 0 формируется на выходе 26 регистра 4 сдвига, поступает на вход

26 блока 16 и далее на информационный вход контролируемой памяти. Одновременно с этим на выходе 23 счетчика 3, соединенного с адресным входом контролируемой памяти, формируются адреса. В состоянии последнего адреса на выходе 22 переноса счетчика

3 формируется уровень "1", вследствие чего, во-первых, на первом выходе 21 блока 16 формируется уро- 25 вень "О", который записывается во второй триггер 5 и тем самым блокирует поступление одного импульса синхронизации на входе синхронизации 19 регистра сдвига 4, во-вторых, формируется на выходе 24 нулевого разряда счетчика 13 уровень " 1", переводя тем самым контролируемую память в режим считывания, и происходит считывание информации из контролируемой памяти с одновременным сравнением ее с эталонной информацией блоком

2 обнаружения ошибок. В момент переключения выхода 24 счетчика 13 из

" 1" в "0", что соответствует перехо40 ду контролируемой памяти из режима считывания в режим записи, блокировка прохождения одного импульса синхронизации на вход 19 регистра 4. сдвига не происходит.

Режим "Контроль времени хранения

45 (периода регенерации)", Этот режим начинается записью в контролируемую память псевдослучайного циклического кода, далее следу- бо ет пауза, по длительности равная времени хранения (периоду регенерации), и только после этого считывание ин-. формации из контролируемой памяти с одновременным сравнением, Далее то же 5 самое происходит с инвертированными данными (запись — пауза — считывание).

При этом блокировка прохождения одного импульса синхронизации на вход

19 регистра 4 сдвига происходит не только в момент перехода контролируемой памяти из режима записи в режим считывания, но и наоборот — из режи1 ма считывания в режим записи.

Режим 11Лредварительная запись".

Этот режйм начинается записью в контролируемую память, затем контролируемая память подвергается испытаниям (воздействиям) и только после этого переходит в режим считывания со сравнением. Таким образом проверяется способность контролируемой памяти сохранять свои рабочие характеристики при различных видах испыта ний.

Формула изобретения

Устройство для контроля памяти, содержащее блок свертки по модулю два, I блок обнаружения ошибок, первый счетчик, регистр сдвига и блок управления, причем выходы разрядов регистра сдвига подключены к входам блока свертки по модулю два, выход которо" го соединен с информационным входом регистра сдвига, о т л и ч а ю щ ее с я тем, что, с целью повьппения достоверности контроля, в устройство введены второй и третий счетчики, с первоГо по четвертый триггеры, с первого по четвертый элементы 2И-НЕ и генератор импульсов, причем выход первого элемента 2И-НЕ подключен к инверсному входу второго элемента !

2И-НЕ; к входу синхронизации первого триггера и к счетным входам первого и второго счетчиков, первый вход первого элемента 2И-НЕ и вход синхронизации второго триггера объединены и являются входом синхронизации устройства, выход второго элемента

2И-НЕ соединен с входом синхронизации регистра сдвига, прямой вход второго элемента 2И-НЕ подключен к выходу первого триггера, вход синхронизации и вход установки в "0" которого соединены с первым выходом блока управления, выход переноса первого счетчика подключен к входу разрешения счета второго счетчика и входу окончания цикла контроля блока управления, выходы разрядов первого счетчика являются адресными выходами устройства, выход нулевого разряда второго счетчика подключен к входу разрешения записи блока управления и является

Составитель В.Рудаков

Техред И.Попович Корректор М.Демчик

Редактор М.Циткина

Тираж 590 Подписное

ВНИИПИ Государственного комитета СССР по делам изобретений и открытий

113035, Москва, Ж-35, Раушская наб., д. 4/5

Заказ 6843/49

Производственно-полиграфическее предприятие, г. Ужгород, ул. Проектная, 4

5 13670 выходом разрешения записи устройства, выход первого разряда второго счетчика подключен к входу разрешения

Г инвертирования блока управления„ ин-

"\ формационный вход -приема данных бло1 ка управлениМ" .подключен к одному из выходов регистра. сдвига, второй выход блока управления соединен с вторым входом перв6го элемента 2И-HE и первым входом третьего элемента

2И-НЕ, второй вход которого подключен к инверсному выходу третьего триггера, .выход третьего элемента

2И-HE соединен .с" входом генератора импульсов, выход которого подключен к входу синхронизации четвертого триггера и счетному входу третьего счетчика, выход переноса которого соединен с информационным входом чет- 20 вертого триггера, выход третьего триггера подключен к первому входу четвертого элемента 2И-НЕ, второй вход которого является входом запуска устройства, выход четвертого эле. J

6 мента 2И-НЕ соединен с входом установки в " 1" четвертого триггера, инверсный выход которого подключен к информационному входу второго триггера, выход которого соединен с входом разрешения считывания блока управления, третий выход блока управления подключен к входу установки в

"1" второго триггера и входу установки в "0" четвертого триггера, вход установки в " 1" и вход установки в

"0" третьего триггера являются соответственно первым и вторым установочными входами устройства, четвертый выход блока управления подключен к первому входу блока обнаружения ошибок и является информационным выходом устройства, информационным входом которого является второй вход блока обнаружения ошибок, выход которого является выходом результата конт. роля устройства, вход режима работы блока управления является управляюшим входом устройства.