Усилитель считывания
Изобретение относится к вычислительной технике и может быть применено при создании усилителей считывания для запоминающих устройств. Целью изобретения является повьшение быстродействия усилителя считывания . Усилитель считьшания содержит эмиттерные повторители на транзисторах 7, 8 и резисторах 9 и 10, дифференциальный каскад на транзисторах 11 и 12, двухэмиттерный ограничительный транзистор 13, первый и второй генераторы 18 и 19 тока на транзисторах, резисторы 14-16, шину 5 питания, вход 17 опорного напряжения . Применение ограничительного транзистора 13 и опорное напряжение на входе 17 приводят к ограничению снизу рабочего перепада напряжения на базах транзисторов 11 и 12 по сравнению с перепадами напряжений на базах транзисторов 7 и 8, в результате чего повышается быстродействие усилителя считьшания. 1 ил. § (Л
СОЮЗ СОВЕТСКИХ
СОЦИАЛИСТИЧЕСКИХ
РЕСПУБЛИК (19) (11) 131 (51) 4 С 11 С 7 00
I13 ., ОПИСАНИЕ ИЗОБРЕТЕНИЯ
К АВТОРСКОМУ СВИД=ТЕЛЬСТВУ
goal 4
ГОСУДАРСТВЕННЫЙ КОМИТЕТ СССР
ПО ДЕЛАМ ИЗОБРЕТЕНИЙ И ОТКРЫТИЙ (21) 4096690/24-24 (22) 28 ° 07. 86 (46) 23.01.88. Бюл. У 3 (72) М.О. Ботвиник и М.П. Сахаров (53) 681. 327 (088. 8) (56) Авторское свидетельство СССР
У 1244716, кл. С 11 С 7/00, 1984, Авторское свидетельство СССР
1280450, кл. С 11 С 7/00, 1985. (54) УСИЛИТЕЛЬ СЧИТЫВАНИЯ (57) Изобретение относится к вычислительной техниКе и может быть применено при создании усилителей считывания для запоминающих устройств.
Целью изобретения является повьппение быстродействия усилителя считывания. Усилитель считывания содержит эмиттерные повторители на транзисторах 7, 8 и резисторах 9 и 10, дифференциальный каскад на транзисторах 11 и 12, двухзмиттерный ограничительный транзистор 13, первый и второй генераторы 18 и 19 тока на транзисторах, резисторы 14-16, шину
5 питания, вход 17 опорного напряжения. Применение ограничительного транзистора 13 и опорное напряжение на входе 17 приводят к ограничению снизу рабочего перепада напряжения на базах транзисторов 11 и 12 по сравнению с перепадами напряжений на базах транзисторов 7 и 8, в результате чего повьппается быстродействие усилителя считывания. 1 ил.
Опорное напряжение на входе 17 и транзистор 13 снижают рабочий перепад напряжения на базах транзисторов
11 и 12 по сравнению с перепадами напряжений на.входах 1 и 2 и тем са55
136891
Изобретение относится к вычислительной технике и может быть применено при создании усилителей считывания для запоминающих устройств.
Целью изобретения является по-вьппение быстродействия усилителя считывания °
На чертеже представлена принципиальная схема предлагаемого усилителя считывания.
На схеме обозначены первый и второй 2 информационные входы, первый
3 и второй 4 выходы усилителя считывания, шина 5 питания и шина 6 нуле- 15 вого потенциала.
Усилитель считывания содержит первый 7 и второй 8 транзисторы эмиттерных повторителей, первый 9 и второй
10 резисторы, первый 11 и второй 12 транзисторы дифференциального каскада, двухэмиттерный ограничительньпЪ транзистор 13, с третьего по пятый резисторы 14-16.
На чертеже обозначен вход 17 опор- 25
I ного напряжения усилителя. Усилитель считывания содержит также транзисторы 18 и 19 первого и второго генераторов тока.
Усилитель считывания работает сле- 30 дующим образом.
Сигналы, поступающие на входы 1 и
2, транслируются на базы транзисторов 11 и 12 соответственно через транзисторы 7 и 8 и резисторы 9 и 10 при протекании по ним тока от транзисторов 18 и 19, на базы которых поступает с резистора 16 опорное напряжение.
Транзисторы 11 и 12 и резисторы 40
14 и 15 образуют дифференциальный каскад, причем сигнал на выходы 3 и 4 снимается соответственно с резисторов 14 и 15.
При поступлении на вход 1 сигна- 45 ла высокого уровня, а на вход 2 низкого уровня открывается транзистор 11 и закрывается транзистор 12, на выходе 3 — низкий уровень, а на выходе 4 — высокий. При поступлении б0 противоположной информации соответственно меняется состояние транзисторов 11 и 12 и выходов 3 и 4.
8 2 мым повышают быстродействие усилителя.
Для обеспечения этого величину опорного напряжения на выходе 17 необходимо выбрать в соответствии с условием
1 о
U + 0 + 3(р Б,„Б +
I где Ug — напряжение на базе транзистора 11 (или 12) при логической "1" на входе 1 (или
2);
U, — падение напряжения на переходе база-эмиттер транзистора 13;
Я, — температурный потенциал;
U опорное напряжение на входе 17; напряжение на базе транзис6 тора 12 (или 11) при логическом "0" на входе 2 (или
1) относительно шины 6.
Формула и з о б р е т е н и я
Усилитель считывания, содержащий первый н второй эмиттерные повторители на транзисторах, эмиттеры кото- . рых подключены к первым выводам первого и второго резисторов, дифференциальный каскад на транзисторах, первый и второй генераторы тока на транзисторах и с третьего по пятый резисторы, причем коллекторы транзисторов первого и второго эмиттерных повторителей и первые выводы третьего и четвертого резисторов соединены с шиной питания, базы транзисторов первого и второго эмиттерных повторителей являются информационными входами устройства, вторые выводы первого и второго резисторов соединены соответственно с базами первого и второго транзисторов дифференциального каскада, коллекторы которых подключены соответственно к вторым выводам третьего и четвертого резисторов и являются соответственно первым и вторым выходами усилителя, эмиттеры первого и второго транзисторов дифференциального каскада соединены с первым выводом пятого транзистора и базами транзисторов первого и второго генераторов тока, коллекторы которых подключены соответственно к базам первого и второго
Составитель Т. Зайцева
Техред Л.Олийнык Корректор М. Максимишинец
Редактор А. Ворович
Заказ 307/53 Тиразк 590 Подписное
ВНИИПИ Государственного комитета СССР по делам изобретений и открытий
113035, Москва, Ж-35, Раушская наб., д. 4/5
Производственно-полиграфическое предприятие, г. Умгород, ул. Проектная, 4
З 13689 транзисторов дифференциального каскада, эмиттеры транзисторов первого и второго генераторов тока и второй вывод пятого резистора соединены с шиной нулевого потенциала, о т л ич а ю шийся тем, что, с целью повышения быстродействия, в него введен двухэмиттерный ограничительный
18 4 транзистор, база которого является входом опорного напряжения усилителя, а коллектор соединен с шиной питания, причем первый и второй эмиттеры ограничительного транзистора подключены соответственно к базе первого и к базе второго транзисторов дифференциального каскада.
