Устройство контроля последовательности импульсов

 

Изобретение относится к цифровой технике и может быть использовано в схемах контроля формирователей опорных частот , а также устройствах автоподстройки частоты и поэлементной синхронизации систем передачи дискретных сообщений. Изобретение расширяет диапазон временных параметров входных сигналов, что достигается за счет исключения влияния на работу устройства длительностей импульсов входных последовательностей. Устройство содержит триггеры 1-6, входные шины 7 и 8, элементы И 9-11, элемент ИЛИ 12, элементы 13 и 14 задержки, элемент ИСКЛЮЧАЮЩЕЕ ИЛИ 15 и входную шину 15.1. Устройство обеспечивает выявление сбоев в одной из последовательностей по отношению к другой вне зависимости от длительности и взаимного расположения импульсов на входных шинах, что расширяет диапазон временных параметров входных сигналов с увеличением максимальной входной частоты в два раза. 2 ил. сл

СО1ОЗ СОВЕТСКИХ

СОЦИАЛИСТИЧЕСКИХ

РЕСПУБЛИК дц 4 Н 03 К 21/40

ГОСУДАРСТВЕННЫЙ КОМИТЕТ СССР

ПО ДЕЛАМ ИЗОБРЕТЕНИЙ И ОТКРЫТИЙ р

ОПИСАНИЕ ИЗОБРЕТЕНИЯ "

К ABTOPGHOMY СВИДЕТЕЛЬСТВУ

Фиг.! (21) 4088648/24-21 (22) 09.07.86 (46) 23.03.88. Бюл. № 11 (72) А. Л. Ратанов, Д. М. Манкевич и Ю. К. Гришин (53) 621.374.32 (088.8) (56) Авторское свидетельство СССР № 869052, кл. Н 03 К 21/34, 1979.

Авторское свидетельство СССР № 1175029, кл. Н 03 К 2!/40, 1984. (54) УСТРОЙСТВО КОНТРОЛЯ ПОСЛЕДОВАТЕЛЬНОСТИИ ИМПУЛЬСОВ (57) Изобретение относится к цифровой технике и может быть использовано в схемах контроля формирователей опорных частот, а также устройствах автоподстройки частоты и поэлементной синхронизации сис„„SU„„1383489 А1 тем передачи дискретных сообщений. Изобретение расширяет диапазон временных параметров входных сигналов, что достигается за счет исключения влияния на работу устройства длительностей импульсов входных последовательностей. Устройство содержит триггеры 1 — 6, входные шины 7 и 8, элементы И 9 — 11, элемент ИЛИ 12, элементы 13 и 14 задержки, элемент ИСКЛЮЧАЮШЕЕ ИЛИ 15 и входную шину 15.1.

Устройство обеспечивает выявление сбоев в одной из последовательностей по отношению к другой вне зависимости от длительности и взаимного расположения импульсов на входных шинах, что расширяет диапазон временных параметров входных сигналов с увеличением максимальной входной частоты в два раза. 2 ил.

1383489

Изобретение относится к цифровой тех нике и может использоваться в схемах контроля формирователей опорных частот, а также в устройствах автоподстройки частоты и поэлементной синхронизации систем передачи дискретных сообщений.

Целью изобретения является расширение диапазона временных параметров входных сигналов за счет исключения влияния на работу устройства длительностей импульсов входных последовательностей.

На фиг. 1 представлена функциональная схема устройства; на фиг. 2 — времен ные диаграммы, поясняющие его работу.

Устройство содержит первый — шестой триггеры 1 — 6, первую 7 и вторую 8 входные шины, первый — — третий элементы

И 9 — 11, элемент ИЛИ 12, первый 13, второй 14 элементы задержки, элемент ИСКЛЮЧАЮШЕЕ ИЛИ 15 и выходную шину 15.1.

Выход элемента И 9 соединен с тактовым входом триггера 1; выход, первый и второй входы элемента ИЛИ 12 соединены соответственно с выходной шиной 15.1 и с выхо. дами элементов И 10 и 11, первые входы которых соединены соответственно с прямыми выходами триггеров 2 и 3; первый, второй входы и выход элемента ИСКЛЮЧАЮШЕЕ ИЛИ 15 соединены соответственно с прямым выходом триггера 1, с входной шиной 7 и с тактовым входом триггера 5, тактовый вход которого соединен с тактовым входом триггера 6; выходная шина 8 соединена с тактовым входом триггера 4, прямой выход которого соединен с вторым входом элемента И 10, первым входом элемента И 9 и с входом элемента 13 задержки, выход которого соединен с входами установки нуля триггера 3 и триггера 4, инверсный выход которого соединен с тактовым входом триггера 2, вход установки нуля которого соединен с входом установки нуля триггера 5 и с выходом элемента 14 задержки, вход которого соединен с вторыми входами элементов И 9, 11 и с прямым выходом триггера 5, инверсный выход и информационный D-вход которого соединены соответственно с тактовым входом триггера 3 и с прямым выходом триггера 6, вход установки нуля которого соединен с выходом элемента И 9.

На фиг. 2 обозначены временные диаграммы 16 — 24 сигналов соответственно на входных шинах 8 и 7, прямых выходах триггеров 4, 5, 2, 3, и 6 и на выходе элемента ИЛИ 12.

Триггеры 2, 3„4 и 6 являются синхронными динамическими триггерами D-типа, D-входы которых соединены с шиной потенциала логической единицы (не показана).

Устройство работает следующим образом.

В исходный момент времени на шинах

8 и 7 присутствуют потенциалы логического нуля, сброшены в ноль все триггеры

2 устройства за исключением триггера 2, что обеспечивает наличие нуля на выходе элемента ИЛИ 12 и выходной шине 15.1 (шина установки исходного состояния не показана) .

Предположим, что на шине 8 (фиг. 2, диаграмма 16) и на шине 7 (фиг. 2, диаграмма 17) появились, причем одновременно, потенциалы логической единицы. Поскольку триггеры 4 и 5 выполнены по схеме синхронных динамических триггеров D-типа, срабатывающих по фронту тактового сигнала, а на D-входах их постоянно присутствует потенциал высокого уровня (не показано), на их прямых выходах через некоторые промежутки времени, обусловленные задержкой переключения триггеров, появится потенциал логической единицы, который через соответствующие элементы

13 и 14 задержки обеспечивает сброс этих триггеров в ноль. Таким образом, появление перехода потенциала на шине 8 из низкого уровня в высокий обеспечивает формирование короткого, длительностью задержки т элемента 13 задержки, импульса на прямом выходе триггера 4 (фиг. 2, диаграмма 18). Аналогично появление фронта сигнала на шине 7 приводит к формированию одиночного импульса на прямом выходе триггера 5 (фиг.. 2, диаграмма 19).

Очевидно, что наличие двух формирователей одиночных импульсов на триггерах 4 и 5 и элементах 13 и 14 задержки обеспечивает преобразование входных последовательностей импульсов периода следования

Т и неопределенной скважности в две последовательности импульсов строго регламентированной длительности т. Разнос этих последовательностей во времени обеспечивается не дополнительной задержкой одной из них, и формированием ее не по фронту, а по срезу (либо наоборот) входного сигнала, что происходит, когда триггеры 4 и 5 срабатывают одновременно. Наложение сформированных на их выходах импульсов приводит к появлению импульса на выходе элемента И 9, который переключает в единицу включенный в счетном режиме триггер 1 (фиг. 2, диаграмма 22), которая, воздействуя на первый вход элемента 15, обеспечивает инверсию сигнала на его выходе по отношению к состоянию сигнала на шине 7, что и обеспечивает в дальнейшем переключение триггера 5 по срезу сигнала на шине 7. Этим же импульсом будет сброшен в ноль триггер 6 (фиг. 2, диаграмма 23), запрещая переключение триггера 5 до появления первого среза импульса на шине 7. Появление в дальнейшем одновременно двух импульсов на шинах 8 и 7 приводит к переключению лишь триггера 4 и появлению одиночного импульса на его выходе, который переключает в единицу триггер 2. Появление перепада из единицы в ноль на шине 7 устройства вызывает формирование одиноч!

383489

Формула изобретения

/В !

9 га

27 гг

Фиг. 2

Составитель Ранов

Редактор В. Буренкова Техред И. Верес Корректор M. Демчнк

3а каз 920/54 Тираж 928 Подписное

ВНИИПИ Государственного комитета СССР по делам изобретений и открытий

113035, Москва, )К вЂ” 35, Раушская наб., д. 4/5

Производственно-полиграфическое предприятие, г. Ужгород, ул. Проектная, 4

3 ного импульса на выходе триггера 5, который переключает в единицу триггер 3, но сбрасывает в ноль триггер 2. Вновь поступивший импульс по шине 8 устанавливает в единицу триггер 8 (фиг. 2, диаграмма 20), но аналогично сбрасывает в ноль триггер 3 (фиг. 2, диаграмма 21).

Таким образом, формирование одиночного импульса на выходе триггера 4 приводит к установе в единицу триггера 2 и сбросу в ноль триггера 3, на выходе триггера 5 наоборот — к установке триггера 3 и сбросу в ноль триггера 2. Очевидно, что если по одной из входных шин 8 или 7 поступают два или более импульсов, в то время как на другой шине возникает пауза в последовательности, сформированные на одном из триггеров 4 или 5 одиночные импульсы через элементы И 10 или 11 и через элемент ИЛИ 12 поступают на выход устройства, сигнализируя о сбое (фиг. 2, диаграмма 24) .

Таким образом, предлагаемое устройство контроля последовательности импульсов обеспечивает выявление сбоев в одной из последовательностей по отношению к другой вне зависимости от длительности и взаимного расположения импульсов на входных шинах, что расширяет диапазон временных параметров входных сигналов с увеличением максимальной входной частоты в два раза.

Устройство контроля последовательности импульсов, содержашее две входные шины, первый, второй, третий триггеры, первый эле4 мент задержки, три элемента И и элемент ИЛИ, выход первого элемента И соединен с тактовым входом первого триггера, выход, первый и второй входы элемента ИЛИ соединены соответственно с выходной шиной и с выходами второго и третьего элементов И, первые входы которых соединены соответственно с прямыми выходами второго и третьего триггеров, отличающееся тем, что, с целью расширения временных параметров

10 входных сигналов, в него введены четвертый, пятый и шестой триггеры, второй элемент задержки и элемент ИСКЛЮЧАЮШЕЕ

ИЛИ, выход которого соединен с тактовым входом пятого и шестого триггеров, первый и второй входы элемента ИСКЛЮЧАЮШЕЕ

ИЛИ соединены соответственно с прямым выходом первого триггера и с первой входной шиной, вторая входная шина соединена с тактовым входом четвертого триггера, прямой выход которого соединен с вторым

>0 входом второго элемента И, первым входом первого элемента И и с входом первого элемента задержки, выход которого соединен с входами установки нуля третьего и четвертого триггеров, инверсный выход четвертого триггера соединен с тактовым входом второго триггера, вход установки нуля которого соединен с входом установки нуля пятого триггера и с выходом второго элемента задержки, вход которого соединен с вторыми входами первого и третьего элементов И и с прямым выходом пятого триггера, инверсный выход и информационный вход которого соединены соответственно с тактовым входом третьего триггера и с прямым выходом шестого триггера, вход установки нуля которого соединен с выходом первого элемента И.