Синтезатор частот

 

Изобретение относится к радиотехнике и м.б, использовано для генерации сетки частот в широкополосных радиопередающих и радиоприемных устр-вах. Цель изобретения - повышение быстродействия. Устр-во содержит опорный 1, делитель частоты с фиксированным коэф. деления 2,фазовый детектор 3, г-ры стабильности тока 4 и 5, фильтр 6 нижних частот, управляемый г-р 7, делитель частоты с переменным, коэф. деления 8, преобразователь кода (ПК) 9, датчик кода 10, ключи 11, 13, 15, регистр 12 сдвига, инвертор 14, RS-триггер 16, элементы И-ИЛИ 17, 18, блок запоминания (БЗ) 23, блок вычисления 24 промежуточного коэф. деления,блок коммутации 25. С целью повышения быстродействия введены последовательно соединенные элемент задержки 19, элемент ИЛИ 20 и формирователь импульсов 22, а также элемент ИЛИ 21, а в ПК 9 введен БЗ 26. В синтезаторе частот при перестройке рассогласование отрабатывается в течение одного периода сравнения. Ошибка установки нового значения управляющего напряжения незначительна и отрабатывается цепью фазовой автоподстройки частоты . Время перестройки по сравнению с прототипом уменьшается в среднем в 1,5 раза. 1 ил. 3 (Л

СОЮЗ СОВЕТСКИХ

СОЦИАЛИСТИЧЕСНИХ

РЕСПУБЛИК (.ч)4 Н 03 L 7 18

ГОСУДАРСТВЕННЫЙ КОМИТЕТ СССР

ПО ДЕЛАМ ИЗОБРЕТЕНИЙ И ОТКРЬ(ТИЙ

ОПИСАНИЕ ИЗОБРЕТЕНИЯ

H А BTOPCHOMV СВИДЕТЕЛЬСТВУ (21) 4150739/24-09 (22) 24.11 ° 86 (46) 30.03.88. Бюл. Ф 12 (72) С.А.Беличенко (53) 621.373,42 (088 ° 8) (56) Авторское свидетельство СССР

У 987818, кл. Н 03 L 7/18, 1981, Авторское свидетельство СССР

Ф 1150764, кл. Н 03 L 7/18, 1982. (54) СИНТЕЗАТОР ЧАСТОТ (57) Изобретение относится к радиотехнике и м.б, использовано для генерации сетки частот в широкополосных радиопередающих и радиоприемных устр-вах ° Цель изобретения — повышение быстродействия. Устр-во содержит опорный r-.р 1, делитель частоты с фиксированным коэф. деления 2,фазовый детектор 3, r-ры стабильности тока 4 и 5, фильтр 6 нижних частот, управляемый г-р 7, делитель частоты

„„SU„„1385293 А 1 с переменным, коэф. деления 8, преобразователь кода (ПК) 9, датчик кода

10, ключи 11, 13, 15, регистр 12 сдвига, инвертор 14, RS-триггер 16, элементы И-ИЛИ 17, 18, блок запоминания (БЗ) 23, блок вычисления

24 промежуточного коэф. деления, блок коммутации 25. С целью повышения быстродействия введены последовательно соединенные элемент задержки 19, элемент ИЛИ 20 и формирователь импульсов 22, а также элемент ИЛИ 21, а в ПК 9 введен БЗ 26. В синтезаторе частот при перестройке рассогласование отрабатывается в течение одного периода сравнения. Ошибка установки нового значения управляющего напряжения незначительна и отрабатывается цепью фазовой автоподстройки частоты. Время перестройки по сравнению с прототипом уменьшается в среднем в 15 раза. 1ил, 1385293

Изобретение относится к радиотехнике и может быть использовано для генерации сетки частот в широкополос. ных радиопередающих и радиоприемных устройствах.

Целью изобретения является повышение быстродействия.

На чертеже представлена структурная электрическая схема синтезатора частот.

Синтезатор частот содержит опорный генератор 1, делитель 2 частоты с фиксированным коэффициентом деления (ДФКД), фазовый детектор 3, первый генератор 4 стабильного тока (ГСТ), второй ГСТ 5, фильтр 6 нижних частот, управляемый генератор 7, делитель 8 частоты с переменным коэффициентом деления (ДПКД), преобразова- 20 тель 9 кода, датчик 10 кода, первый ключ 11, регистр 12 сдвига, второй ключ 13, инвертор 14, третий ключ 15, RS-триггер 16, первый элемент И-ИЛИ

17, второй элемент И-ИЛИ 18, элемент 25

19 задержки, первый элемент ИЛИ 20, второй элемент ИЛИ 21, формирователь

22 импульсов, первый блок 23 запоминания, блок 24 вычисления промежуточного коэффициента деления, блок 25 30 коммутации и второй блок 26 запоминания, Синтезатор частот работает следующим образом.

В исходном состоянии управляемый генератор 7 вырабатывает сигнал частотой f заданный при помощи коэффициента И„ ДПКД 8 и за счет работы кольца фазовой автоподстройки. Последовательности импульсов на входах фа- 40 зового детектора 3 имеют одинаковый период повторения и нулевой фазовый сдвиг, На выходе фильтра 6 имеется управляющее напряжение. На первом управляющем входе преобразователя 9 45 кода сигнал отсутствует и на кодовые входы ДПКД 8 через преобразователь кода 9 передается без изменения код частоты f с выходов датчика 10 кода, После окончания набора нового значения частоты f на установочном

50 выходе датчика 10 кода появляется импульс установки и на кодовых выходах датчика 10 кода появляется информация о новом значении частоты f„. Импульс

55 установки поступает на второй управляющий вход преобразователя 9 кода, который производит обработку кодов и на его информационном выходе устанавливается либо уровень "0", либо

"1", в зависимости от знака разности частот f -f Ha выходе RS-триггера

16 устанавливается уровень "1", под действием которого на кодовых выходах преобразователя кода 9 появляется код промежуточного коэффициента деления N ð, пропорциональный разности между предшествующим значением частоты f, и новым значением Г . Импульс установки через элемент 19 задержки, необходимый для задержки на время формирования кода N „, поступает на вход обнуления ДФКД 2, на вход второго элемента ИЛИ 21 и через первый элемент ИЛИ 20 на вход обнуления ДПКД 8. Оба делителя частоты обнуляются и по сигналу с выхода формирователя 22 происходит установка коэффициента ДПКД 8 N „ . Начинается промежуточный цикл деления, необходимый для того, чтобы импульсы с выходов ДФКД 2 и ДПКД 8 появились на входах фазового детектора 3 в последовательности и с задержкой, необходимыми для формирования фазовым детектором 3 нового значения управляющего напряжения, соответствующего установленному значению частоты f .

Таким образом, после окончания набора нового значения частоты и началом промежуточного цикла деления устраняется необходимость деления ДПКД

8 с первоначальным коэффициентом N до окончания цикла деления и появления на его выходе очередного импульса.

Последовательность появления импульсов на входах фазового детектора

3 и время задержки определяются знаком .и величиной расстройки. В зависимости от знака расстройки при помощи второго ключа 13, инвертора 14, первого 17 и второго 18 элементов И-ИЛИ входы фазового детектора 3 подключаются либо к выходу ДПКД 8, либо к выходу ДФКД 2. Переключение входов фазового детектора 3 осуществляется по сигналу "1" с первого выхода регистра 12 при поступлении импульса установки на вход первого ключа 11 с выхода элемента 19 задержки.

С появлением импульса на выходе

ДПКД 8 в промежуточном цикле деления на втором выходе регистра 12 появляется уровень "1", который блокирует ДПКД 8, а на первом выходе регистра 12 появляется уровень "0". (385293

При этом на выход <х преобразователя

9 кода появляется код N2, соответствующий новому значению частоты f.

Очередной импульс с выхода ДФКД 2 поступает в зависимости от знака рас5 стройки либо на первый, либо на вто-. рой входы фазового детектора 3 и од(новременно на первый вход третьего ключа 15. На выходе третьего ключа

15 появляется сигнал, с помощью которого происходит запись информации о новом значении частоты f2 в преобразователе 9 кода. Одновременно с этим снимается блокировка с ДПКД 8, его коэффициент деления устанавливается равным N2 и начинается новый цикл деления.

Блок 25 коммутации служит для подключения к кодовым выходам преобразователя 9 кода либо кода частоты с выхода датчика 10 кода, либо кода промежуточного коэффициента деления

N „ с выхода блока 24 вычисления.

Блок 24 вычисления производит обработку кодов, поступающих на его входы с выхода датчика 10 кода и первого блока 23 запоминания. На информационном выходе блока 24 вычисления появляется информация о знаке перестройки. Первый блок 23 запоминания

30 служит для записи информации о новом значении частоты fg по сигналу, поступающему на третий управляющий вход преобразователя 9 кода, и хранения этой информации для вычисления промежуточного коэффициента деления N pp.

Второй блок 26 запоминания служит для записи характеристики управления

f = V(V) управляемого генератора 7 и характеристики преобразования U =

= Ц(й) фазового детектора 3. (г -((!

15 f2-f„

1о

Зависимости между частотами выходных сигналов f u f 2 и соответствующими им коэффициентами деления

20 ДПКД 8 N, и N > описываются выраже-. ниями

Синтезатор частот, содержащий последовательно соединенные первый элемент И-ИЛИ, фазовый детектор, первый генератор стабильного тока, фильтр нижних частот, управляемый генератор и делитель частоты с переменным коэффициентом деления, последовательно соединенные опорный генератор и делитель частоты с фиксированным коэффициентом деления, последовательно соединенные первый ключ, регистр сдвига, второй ключ и инвертор, последовательно соединенные датчик кода и RS-триггер, а также третий ключ, второй блок И-ИЛИ, второй генератор стабильного тока и преобразователь кода, при этом первый вход первого элемента И-Ш(И объедине!1 с первым входом второго элемента И-ИЛИ и с где Т, (Еz-f (1

1 (U U

Алгоритм работы блока 24 вычисления описывается следующим образом: период частоты сравнения на входе фазового детектора 3; эквивалентная крутизна управления управляемым генератором 7.

Значения U è Б2 определяются по хранимой во втором блоке 26 запоминания характеристике управления f

u(U) управляемого :енератора 7. ((-U

S > = — эквивалентная кру 2 (! ( тизна характеристики преобразования фазового детектора 3.

Значения t < и t, определяются по записанной во втором блоке 26 запоминания характеристике преобразования

v(t).

Знак престройки определяется знаком разности

Блоки преобразователя 9 кода могут быть реализованы как при помощи аппаратных средств, так и с помощью микропроцессора.

В синтезаторе частот при перестройке рассогласование отрабатывается в течение одного периода сравнения. Ошибка установки нового значения управляющего напряжения незначительна и отрабатывается цепью фазовой автоподстройки частоты. Время перестройки по сравнению с прототипом уменьшается в среднем в 1,5 раза.

Формула из обре тенич

1385293

Составитель Ю.Ковалев

Техред Л.Олийнык

Корректор C.Øåêìàð

Редактор Т.Лазоренко

Заказ 1422/54 Тираж 928 Подписное

ВНИИПИ Государственного комитета СССР по делам изобретений и открытий

113035, Москва, Ж-35, Раушская наб., д, 4/5. Производственно-полиграфическое предприятие, г. Ужгород, ул. Проектная, 4 первым входом третьего ключа и подсоединен к выходу делителя частоты с фиксированным коэффициентом деления, второй вход первого элемента

И-ИЛИ объединен с вторым входом вто5 рого элемента И-ИЛИ и подключен к выходу делителя частоты с переменным коэффициентом деления, первый управляющий вход первого элемента И-ИЛИ объединен с вторым управляющим входом второго элемента И-ИЛИ и подсоединен к выходу инвертора, второй управляющий вход первого элемента И-ИЛИ объединен с первым управляющим входом второго элемента И-ИЛИ и подключен к выходу второго ключа, второй вход и второй выход фазового детектора соединены соответственно с выходом второго элемента И-ИЛИ и входом второго генератора стабильного тока, выход которого подключен к входу фильтра нижних частот, первый управляющий вход преобразователя кода объединен с первым входом первого ключа и D-входом регистра сдвига и подключен к выходу Rs-триггера, Rвход которого объединен с вторым входом третьего ключа и соединен с вторым выходом регистра сдвига, второй 30 управляющий вход преобразователя кода подключен к установочному выходу датчика кода, третий управляющий вход преобразователя кода объединен с Rвходом регистра сдвига и соединен с выходом третьего ключа, кодовый вход и кодовый выход преобразователя кода подключены соответственно к кодовому выходу датчика кода и к кодовому вхоJ ду делителя частоты с переменным ко- 40 эффициентом делени%, а информационный выход. преобразователя кода соединен с вторым входом второго ключа, при этом преобразователь кода включает последовательно соединенные первый блок запоминания, блок вычисле45 ния промежуточного коэффициента деления и блок коммутации, кодовый вход первого блока запоминания, вторая группа входов блока вычисления промежуточного коэффициента деления и вторая группа входов блока коммутации объединены и являются кодовым входом преобразователя кода, управляющие входы блока коммутации, блока вычисления промежуточного коэффициента деления и первого блока запоминания являются соответственно первым, вторым и третьим управляющими входами преобразователя кода, информационный выход блока вычисления промежуточного коэффициента деления является информационным выходом преобразователя кода, а кодовый выход блока коммутации является кодовым выходом преобразователя кода, о т л и ч а ю— шийся тем, что, с целью повышения быстродействия, введены последовательно соединенные элемент задержки, первый элемент ИЛИ и формирователь импульсов, а также второй элемент ИЛИ, а в преобразователь кода введен второй блок запоминания, выход которого соединен с третьей группой входов блока вычисления промежуточного коэффициента деления, а первая и вторая группа входов второго блока запоминания подключены соответственно к выходу первого блока запоминания и кодовому входу преобразователя кода, второй вход первого элемента ИЛИ соединен с вторым выходом регистра сдвига, вход и выход формирователя импульсов соответственно подключены к входу обнуления и входу установки делителя частоты с переменным коэффициентом деления, вход элемента задержки соединен с установочным выходом датчика кода, вход обнуления делителя частоты с фиксированным коэффициентом деления объединен с первым входом второго элемента ИЛИ и подключен к выходу элемента задержки, второй вход и выход второго элемента ИЛИ соответственно соединены с выходом делителя частоты с переменным коэффициентом деления и вторым входом первого ключа.