Устройство для сопряжения процессоров через общую память в многопроцессорной системе

 

Изобретение относится к области вычислительной техники и может быть использовано в автоматизированных : системах управления в качестве модуля обработки информации Целью изобретения является расширение функцио нальных возможностей за счет динамического переопределения приоритетов процессоров при обработке одномерных и многомерных структур данных, Для этого в микропроцессорную систему, содержащую микропроцессоры, оперативные запоминающие устройства, общие оперативные запоминающие уст- .. ройства, устройства для сопряжения процессоров через общую память, дополнительно введен блок управления режимом, состоящий из дешифратора, триггера запрета, триггера запуска, первого и второго элементов И и триггера блокировки. 1 з,п. ф-лы, 5 ил I (Г С

СОЮЗ СОВЕТСКИХ

СОЦИАЛИСТИЧЕСКИХ

РЕСПУБЛИК (19) (И) А2 (51) 4 С 06 F 15/16

ОПИСАНИЕ ИЗОБРЕТЕНИЯ

ГОСУДАРСТВЕННЫЙ НОМИТЕТ СССР

ПО ДЕЛАМ ИЗОБРЕТЕНИЙ И ОТКРЫТИЙ

К А ВТОРСНОМУ С8ИДЕТЕЛЬСТВУ (61) 1231508 (21) 4070680/24-24 (22) 04.03.86 (46) 15.04.88. Бюл. ¹ 14 (72) Е.M.Åðçàêîâ, В.И.Головин, И.Я.Денищенко и Т.И.Кравченко (53) 681.325 (088.8) (56) Авторское свидетельство СССР

¹ 1231508, кл.(1 06 F 15/16, 1986. (54) УСТРОЙСТВО ДЛЯ СОПРЯЖЕНИЯ ПРОЦЕССОРОВ ЧЕРЕЗ ОБЩУЮ ПАМЯТЬ В МНОГОПРОЦЕССОРНОЙ СИСТЕМЕ (57) Изобретение относится к области вычислительной техники и можЕт быть использовано в автоматизированных системах управления в качестве модуля обработки информации. Целью изобретения является расширение функцио" нальных возможностей за счет динамического переопределения приоритетов процессоров при обработке одномерных и многомерных структур данных. Для этого в микропроцессорную систему, содержащую микропроцессоры, оперативные запоминающие устройства, общие оперативные запоминающие устройства, устройства для сопряжения процессоров через общую память, дополнительно введен блок управления режимом, состоящий из дешифратора, триггера запрета, триггера запуска, первого и второго элементов И и триггера блокировки. 1 з.п. ф-лы, 5 ил., !

388881

Номер получателя сообщений (N - процессора, ЭВМ) — 8 бит

Код типа Данные информа- (8 бит) ции (3 бита) Номер отправителя сообщения (N- процессора, 3BM) — 5 бит

Изобретение относится к вычислительной технике, может быть использовано в автоматизированных системах управления в качестве модуля обработки информации и является дополнительным к авт.св. Ф I231508.

Целью изобретения является расширение функциональных возможностей за счет динамического переопределения приоритетов процессоров при обработке одномерных и многомерных структур данных.

На фиг.! изображена блок-схема многопроцессорной системы с использованием устройства для сопряжения процессоров; на фиг.2 — структурная схема устройства для сопряжения процессоров через общую память; на фиг.З вЂ” функциональная схема блока формирования заявок; на фиг. 4 — функциональная схема блока управлейия режимом, на фиг.5 — функциональная схема узла запоминания заявок.

Предлагаемое устройство содержит микропроцессоры 1, один из которых центральный, местные оперативные запоминающие устройства, (ОЗУ) 2, общие оперативные запоминающие устройства 3, устройство 4 для сопряжения процессоров через общую йамять, содержащее первый блок

5 ввода-вывода, (2K+1)-й блок б ввода-вывода, первый 71 второй 8 и третий 9 мультиплексоры, демультиплексор 10 четвертый 11 и памяти 12 мультиплексоры, первый регистр 13,„ (2K+I -й регистр l41 первый счетчик

15 адреса считывания,, (2К+1)-й счетСамостоятельно блок управления режимом не может обеспечить непрерывное считывание сообщений из общей памяти, так как это осуществляется автоматически под управлением блока формирования заявок. Задача блока управления режимом cocTDHT в том, чтобы принять адресуемое ему сообщение (признаки 11код типа информации11 и данные") и проанализировать коды, содержащиеся в них. Факт необходи11 11 мости анализа признака данные определяется приемом кодов 010, 011,110, 5

35 чик 16 адреса считывания, первый счетчик 17 адреса записи, (2К+1)-й счетчик 18 адреса записи, первый 19 и второй 20 дешифраторы, блок 21 управления памятью, блок 22 формирования заявок, первый 23.1 и второй

23,2 элементы задержки, блок 24 управления режимом.

Блок формирования заявок содержит первый триггер 25 первой группы, (2К+!)-й триггер 26 первой группы, первый узел 27 запоминания заявок, (2К+1)-й узел ?8 запоминания заявок, первый триггер 29 второй группы, (2К+1)-й триггер 30 второй группы, первый счетчик 31 заявок, (2К+1)-й счетчик 32 заявок, первый 33, второй

34 и третий 35 узлы приоритета, первый 36, второй 37, третий 38, четвертый 39 и пятый 40 элементы ИЛИ, триггеры 41 и 42.

Блок управления режимом содержит дешифратор 43, триггер 44 запрета, триггер 45 запуска, первый 46 и второй 47 элементы И, триггер 48 блокировки, Узел запоминания заявок содержит первый 49 и второй 50 элементы

И, триггер 51.

Устройство функционирует следующим образом.

Функционирование блока управления о режимом происходит под действием сигналов, сформированных в управляющей части форматов сообщений, передаваемых по выходу "Выход сообщений" устройства в общую память. Формат этих сообщений следующий:

111 в признаке "код типа информации".

11 11

Команда управления Начало масива в виде кода 111ХХХХХ содержится в трех

11 11 первых разрядах признака Данные

t1 команда управления "Конец массива в виде кода ОООХХХХХ, команда управления "Пуск" — в виде кода 110ХХХ, 11 11 а команда управления Стоп — в виде кода 101ХХХХ с запоминанием в триггере запуска.

Устройство начинает работать после того, как на блок управления режиIl мом поступает команда "IlycK . Триг138888! гер запуска устанавливается в состояние 0 по каналу управления разрешается 1-го узла приоритета.

При поступлении команды управления

"Разрешение работы с массивами" происходит установка триггера запрета.

Теперь при поступлении на вход дешифратора 43 первого элемента массива на его выходе формируется признак 10 начала массива и при наличии разрешающего сигнала работы триггер 48 блокировки устанавливается в "1". На втором выходе блока управления режимом формируется сигнал 0 и происходит блокировка изменения приоритетов заявок путем поступления сигнала 1 на входы элементов и 49 и 50 узлов запоминания заявок блока формирования заявок.

По окончании массива дешифратор

43 вырабатывает признак окончания массива, который сбрасывает триггер

48 блокировки, и разрешается работа узлов запоминания заявок. В резуль- 25 тате блокировка изменения приоритета на запись сообщений в общую память снимается и начинает действовать установленная ранее система приоритетов. 30

20 формула изобретения

1.устройство для сопряжения процессоров через общую память в многопроцессорной системе по авт. св. 11 1231508, о т л и ч а ю— .щ е е с я тем, что, с целью расширения функциональных возможностей .за счет динамического переопределения 40 приоритетов процессоров при обработке одномерных и многомерных структур данных, в него дополнительно введен блок управления режимом, причем выходы первого мультиплексора соединены с группой информационных входов блока управления режимом, вход разрешения изменения приоритетов которого соединен с выходом режима блока управления памятью, первый выход бло- 0 ка управления режимом соединен с входом запуска первого узла приоритета блока формирования заявок, второй выход блока управления режимом соединен с третьими входами первого и второго элементов И группы узлов запоминания заявок, выходы ненулевого состояния счетчиков заявок формирователя заявок соединены с соответствуюшими входами сброса группы тригеров первого узла приоритета, а выходы переполнения указанных счетчиков заявок — с установочными входами указанных групп триггеров первого узла приоритета, дополнительные выходы квитирования считывания блока вводавывода соединены с соответствующими входами разрешения считывания формирователя заявок, которые соединены с дополнительными входами синхронизации счетчиков заявок формирователя заявок, каждый дополнительный управляющий вход триггера соединен с соответствующим управляющим выходом формирователя заявок, а выходы

Сброс первого узла приоритета соединены только с соответствующими выходами ненулевого состояния счетчиков заявок формирователя заявок.

2, Устройство по п.1, о т л и ч а ю щ е е с я тем, что блок управления режимом содержит триггер блокировки, триггер запуска, триггер запрета, дешифратор и два элемента

И, причем вход типа сообщения группы информационных входов блока управления режимом соединен с синхронизирующими входами триггера запрета и триггера запуска, инверсный выход триггера запуска соединен с первым выходом блока управления режимом, прямой выход триггера запрета соединен с первыми входами первого и второго элементов И, вторые входы которых соединены с входом разрешения изменения приоритетов блока управления режимом, третьи входы первого и второго элементов И соединены с выходами признаков соответственно начала и конца массива дешифратора, выходы признаков пуска и останова дешифратора соединены с входами соответственно сброса и установки триггера запуска, выходы признаков разрешения и запрещения работы с массивами дешифратора соединены с входами соответственно установки и сброса триггера запрета, входы дешифратора соединены с входами кода операции группы информационных входов блока управления режимом, выходы первого и второго элементов И соединены с входами соответственно установки и сброса триггера блокировки, инверсный выход которого соединен с вторым выходом блока управления режимом.!

38888!

138888i

1388881

УС1

С ил

Составитель С.Куликов

Техред М.Ходанич

Редактор Е.Конча

Корректор Г„Реян-.тиик

Заказ 158? /51 Тираж 704

ВНИИПИ Государственного комитета СССР по делам изобретений и открытий

113035, Москва, Ж-35, Раушская наб., д. 4/5

Подписное

Производственно-полиграфическое предприятие, г. Ужгород, ул. Прося пня, 4