Синтезатор частот
Изобретение относится к радиотехнике и м.б. использовано в приемопередающей аппаратуре и в измерительной технике. Целью изобретения является уменьшение шага сетки выходных частот. Устр-во содержит перестраиваемый генератор 1, блок 2 исключения импульса из импульсной последовательности , делитель частоты с переменным коэф.деления 3, фазовый детектор 4, аналоговый сумматор 5, опорный генератор 6, фильтр 7 нижних частот, сумматор кодов 8, регистр 9 памяти, ЦАП 10, аттенюатор 11. Цель достигается введением в устройство счетчика 12с управляемым коэффициентом пересчета, формирователя 13 временного интервала и разделением дробной части коэффициента деления на две части: на Q старшие FH и младшие FL разряды, 1 ил.
СОЮЗ СОВЕТСКИХ
СОЦИАЛИСТИЧЕСНИХ
РЕСПУБЛИК (19) (11) А1 (51) 4 Н 03 ? 7/18
ОПИСАНИЕ ИЗОБРЕТЕНИЯ
К А ВТОРСК0МУ СВИДЕТЕЛЬСТВУ
ГОСУДАРСТВЕННЫЙ НОМИТЕТ СССР
ПО ДЕЛАМ ИЗОБРЕТЕНИЙ И ОТНРЫТИЙ (21) 4103489/24-09 (22) 26.05.86 (46) 07.05.88. Бюл. N 17 (71) Каунасский политехнический институт им. Антанаса Снечкуса (72) Ю.-А.А.Свейката, Э.Э.Ибенскис, Е.-К.М.Янкунас и В,И.Юкнис (53) 621.373.42(088.8) (56) Патент США N 3928813, кл. 33 1-1А, 23. 12.75.
Патент CMA N - 4 179670, кл. 331-10, 18 ° 12.79. (54) СИНТЕЗАТОР ЧАСТОТ (57) Изобретение относится к радиотехнике и м.б. использовано в приемопередающей аппаратуре и в измерительной технике. Целью изобретения является уменьшение шага сетки выходных частот. Устр-во содержит перестраиваемый генератор 1, блок 2 исключения импульса из импульсной последовательности, делитель частоты с переменным коэф.деления 3, фазовый детектор 4, аналоговый сумматор 5, опорный генератор 6, фильтр 7 нижних частот, сумматор кодов 8, регистр 9 памяти, ЦАП
10, аттенюатор 11. Цель достигается введением в устройство счетчика 12 с управляемым коэффициентом пересчета, формирователя 13 временного интервала и разделением дробной части коэффициента деления на две части: на старшие FH и младшие FL разряды. 1 ил. Е
1394434
Изобретение относится к радиотехнике и может быть использовано в приемопередающей аппаратуре и в)измерительной технике. 1
Целью изобретения является уменьшение шага сетки выходных частот.
На чертеже представлена структурная электрическая схема синтезатора частот.
f0
Синтезатор частот содержит перестраиваемый генератор 1, блок 2 исключения импульса из импульсной последовательности, делитель 3 частоты с переменным коэффициентом деления (ДПКД), фазовый детектор 4, аналоговый сумматор 5, опорный генератор 6, фильтр 7 нижних частот, сумматор 8 кодов, регистр 9 памяти, циф- 20 роаналоговый преобразователь (ЦАП) 10, аттенюатор 11, счетчик 12 с управляемым коэффициентом пересчета и формирователь 13 временного интервала (ФВИ) . 25
Синтезатор частот работает следующим образом.
Перестраиваемый генератор 1, блок
2 исключения импульса, ДПКД 3, фазовый детектор 4, аналоговый сумматор 5 30 и фильтр 7 образуют петлю фазовой автоподстройки частоты. Частота Е,„ выходного сигнала задается тремя цифровыми кодами, соответствующими целой части N старшим разрядам дробной части FH и младшими разрядами дробной части FL . Поэтому синхронизация частоты перестраиваемого генератора 1 происходит на чж готе а„„,„=К.„. И, (РН+РЬ). 40
При этом в промежуток времени пе-риода опорной частоты Т „ =1/f „ по" мещается N,(FH+FL) периодов частоты перестраиваемого генератора 1. Дробное деление в петле автоподстройки обеспечивается действием блока 2 исключения импульса. При достижении опережения по фазе íà 2 т.е. на время одного периода импульсной по" следовательности Р (t) опорного гене- 50 ратора 6, исключается один период из последовательности перестраиваемого генератора 1. Поэтому на время такого одного цикла коэффициент деления ста" новится N+1, а средние значения частот импульсных последовательностей
8A(t) и 8 (t). на обоих входах фазового детектора 4 сравниваются.
Импульс исключается периодически, и из-за этого на выходе фазового детектора 4 появляется помеха дробности.
Частота, с которой осуществляется исключение одного импульса, меняется в зависимости от содержания сумматора 8 кодов. Содержимое сумматора 8 кодов изменяется с опорной частотой на величину кода дробной части коэффициента деления. Выходной код сумматора 8 кодов записывается в регистр 9, который несет информацию об опережении импульсной последовательности
hA(t) последовательности Sz(t). Переложение сумматора 8 кодов соответствует фазовому сдвигу, равному 2Г, и служит сигналом для запуска блока 2 исключения импульса. Вьжод регистра 9 соединен с входом ЦАП 10, поэтому выходное напряжение ЦАП 10 изменяется по тому же пилообразному закону, как помеха дробности на выходе фазового детектора 4. Аналоговое напряжение ЦАП t0 регулируется аттенюатором
11 и в аналоговом сумматоре 5 компенсирует помеху дробности.
Цифровой код дробной части разделяется на две части: на старшие FH и младшие УЬ разряды. Разрядность старших разрядов определяется разрядностью сумматора 8 кодов. Реально количество разрядов не превышает десяти. Это может ограничить шаг сетки частот, определяемый значением младших разрядов FL кода. ФВИ 13, действующий на входе переноса младшего разряда сумматора 8 кодов, и счетчик 12, управляемый кодом младших разрядов дробной части FL, выдают команду для искдючения из выходной последовательности через время
= — — — Т э FH+FL
11ри десятичном и-разрядном сумматоре 8 кодов код старших разрядов равняется
FH-10 Н, +10 Н +...+10 Н. +...+
+10 Н„, при m-разрядном счетчике 12 десятичный код младших разрядов
FL=1O " ) 1.,+10 (""м L +...+
+10-(ь+ ) . 1 -(т -в1 где Н; и L — десятичные значения
i-тых разрядов.
Выбором практически реализуемого числа старших разрядов дробной части (n <10) и подбором величины m достигается требуемый шаг сетки частот..
Формула изобретения
Составитель Ю.Ковалев
Редактор О.Головач Техред И.Ходанич Корректор Л.Пилипенко
Заказ 2238/56 Тираж 928 Подписное
ВНИИПИ Государственного комитета СССР по делам изобретений и открытий
113035, Москва, Ж-35, Раушская наб., д. 4/5
Производственно-полиграфическое предприятие, г. Ужгород, ул. Проектная, 4
13944
ФВИ 13 может быть выполнен в виде делителя, триггера и логического элемента И (не показаны). Положительный перепад импульсной последовательности о (t) на входе ФВИ 13 через делитель переключает в состояние высокого уровня триггер и тем самым формирует начало импульса, действующего на входе переноса Р сумматора 8 кодов. Через логический элемент
И в ФВИ 13 начинает счет управляемый младшими разрядами кода дробной части счетчик 12, выходной импульс которого возвращает триггер в ФВИ 13 и определяет конец импульса ФВИ 13.
Таким образом, разделение дробной части коэффициента деления на две части и введение счетчика 12 и ФВИ 13 позволяют уменьшить шаг сетки форми20 руемых частот.
Синтезатор частот, содержащий по следовательно соединенные блок исклю- 25 чения импульса из импульсной последовательности, делитель частоты переменным коэффициентом деления, фазовый детектор, аналоговый сумматор, фильтр нижних частот и перестраиваемый гене- 0 ратор, последовательно соединенные сумматор кодов, регистр памяти, цифроаналоговый преобразователь и аттенюатор, выход которого подключен к другому входу аналогового сумматора, а также опорный генератор, выход кото34
porn соединен с вторым входом фазового детектора, выход регистра памяти соединен с .первым кодовым входом сумматора кодов, выход переноса суммато-. ра кодов соединен с управляющим входом блока исключения импульса из импульсной последовательности, при этом установочный вход делителя частоты с переменным коэффициентом деления и второй кодовый вход сумматора кодов являются соответственно входами целой части и входами старших разрядов дробной части кода коэффициента делен%я синтезатора частот, о т л и— ч а ю шийся тем, что, с целью уменьшения шага сетки выходных частот, введены последовательно соединенные счетчик с управляемым коэффициентом пересчета и формирователь временного интервала, первый и второй выходы которого подключены соответственно к входу переноса сумматора Кодов и к входу счетчика с управляемым коэффициентом пересчета, тактовый вход регистра памяти объединен с вторым входом формирователя временного интервала и подключен к выходу опорного генератора, выход перестраиваемого генератора соединен с входом блока исключения импульса из импульсной последовательности, а управляющий вход счетчика с управляемым коэффициентом пересчета является входом младших разрядов кода коэффициента деления синтезатора частот.
