Устройтво передачи и приема цифрового телевизионного сигнала

 

Изобретение относится к области ТВ. Цель изобретения - повьшение точности передачи мелких деталей изображения . Устройство содержит на переданщей стороне блок задержки (БЭ) 1, формирователь 7 сигналов пороговых значений, блок 10 буферной памяти, введенные селекторы макс. 2 и минин . 3 значения, блок 4 вычитания, БЗ 5 и 9, блок 6 деления, блок 8 квантования , на приемной стороне блок буферной памяти блок управления, селектор сигнала декодируемой строки, коммутатор и введенные два блока суммирования , делитель на два. В БЗ 1 осуществляются задержка цифрового -видеосигнала на поле, а в пределах каждого поля на одну строку и формирование 4-х сигналов, позволяющих создать апертуру 4x4 эл-та. В устройстве квантованию с равномерным шагом подвергается локальный динамич. .диапазон яркости в малой-группе соседних эл-тов изображения, что является средством адаптации к локальным распределениям яркости на изображении аналогично зрительному восприятию. 6 ил. с S сг с

СОЮЗ СОВЕТСКИХ

СОЦИАЛИСТИЧЕСКИХ

РЕСПУБЛИК (5D 4 Н 04 N 7/12

ОПИСАНИЕ ИЗОБРЕТЕНИЯ

К АВТОРСКОМУ СВИДЕТЕЛЬСТВУ

ГОСУДАРСТВЕННЫЙ КОМИТЕТ СССР

ПО ДЕЛАМ ИЗОБРЕТЕНИЙ И ОТКРЫТИЙ (21) .4008000/24-09 (22) 08.01.86 (46) 07.05.88. Бюл. N 17 (72) Ф.M.Ïåòðóíÿ и С.В.Сардыко, (53) 621.397(088.8) (56) Техника кино и телевидение, 1977, В 9, с. 52-54.

Патент США У 420534,1, кл. H 04 N 7/12, 1980. (54) УСТРОЙСТВО ПЕРЕДАЧИ И ПРИЕМА

ЦИФРОВОГО ТЕЛЕВИЗИОННОГО СИГНАЛА (57) Изобретение относится к области

ТВ. Цель изобретения — повышение точности передачи мелких деталей изображения. Устройство содержит на пере» дающей стороне блок задержки (БЭ) 1, формирователь 7 сигналов пороговых значений, блок 10 буферной памяти, введенные селекторы макс. 2 и ми„„SU„„1394465 A 1 ним. 3 значения, блок 4 вычитания, БЗ 5 и 9, блок 6 деления, блок 8 квантования, на приемной стороне .блок буферной памяти блок управления, селектор сигнала декодируемой строки, коммутатор и введенные два блока суммирования, делитель на два. В БЗ 1 осуществляются задержка цифрового

- видеосигнала на поле, а в пределах каждого поля на одну строку и формирование 4-х сигналов, позволяющих создать апертуру 4 х 4 эл-та. В устройстве квантованию с равномерным шагом подвергается локальный динамич. .диапазон яркости в малой группе соседних эл-тов изображения, что являс0 ется средством адаптации к локальным распределениям яркости на изображении аналогично зрительному восприятию.

6 ил. С

1394465

Изобретение относится к телевидению и может быть использовано при построении цифровых телевизионных (ТВ) систем, использующих канал связи с ограниченной пропускной способностью.

Цель изобретения — повышение точности передачи мелких деталей изображений.

На фиг.1 представлена структурная электрическая схема передающей части устройства передачи и приема цифрового ТВ сигнала; на фиг.2 — структурная электрическая схема приемной части устройства передачи и приема цифрово-15

ro ТВ сигнала; на фиг.3 — структурная электрическая схема селектора максимального, значения; на фиг.4 — структурная электрическая схема блока выбора максимальных значений, входящего20 в состав. селектора максимального значения; на фиг.5 — структурная электрическая схема квантователя, входящего в состав блока квантования; на фиг.6 — диаграмма видеосигнала. 25

Устройство передачи и приема цифрового ТВ сигнала содержит на передающей стороне (фиг.1) первый блок 1 задержки, селектор 2 максимального значения, селектор 3 минимального 30 значения, блок 4 вычитания, второй блок 5 задержки, блок 6 деления, формирователь 7 сигналов пороговых значений, блок 8 квантования, третий блок 9 задержки, блок 10 буфеРной памяти, а на приемной стороне (фиг.2) блок 11 буферной памяти, блок 12 управления, селектор 13 сигнала декодируемой строки, первый блок 14 суммирования, коммутатор 15, делитель 16 на два и второй блок 17 суммирования.

Селектор 2 максимального значения (фиг.3) содержит четыре однотипных блока 18-21 выбора максимальных значений, регистР 22 задержки, коммута- 45 тор 23, D-регистры 24 и 25, счетчик

26, дешифратор 27.

Блок 18 выбора максимальных значений (фиг.4) содержит вычитатель 28, D-триггер 29, коммутатор 30, первый

31 и второй 32 регистры задержки.

Селектор 3 минимального значения по составу аналогичен селектору 2 максимального значения. Отличие состоит в том что управляющий вход комЪ

55 мутатора 30 в соответствующих блоках подключен не к прямому, а к инверсному выходу D-триггера 29. Второй блок

5 задержки построен на D — регистрах.

Блок 8 квантования содержит четыре отдельных однотипных квантователя.

Кажцый квантователь (фиг.5) содержит цервый 33 и второй 34 вычитатели, коммутатор 35, первый 36, второй 37 третий 38 и четвертый 39 регистры задержки, первый 40 и второй 41 Dтриггеры.

Блок 10 буферной памяти содержит

D-регистры, ввод информации в которые осуществляется параллельно, а вывод— пос.педовательно.

Блок 12 управления содержит формирователь импульсов кадровой частоты, первый делитель частоты на два и второй делитель частоты на два, при этом выход формирователя соединен с входом сброса каждого из делителей. Формирователь импульсов кадровой частоты содержит формирователь синхроимпульсов полей укороченной длительности и двуквходовую схему И.

В первом блоке 1 задержки осушествляется задержка цифрового видеосигнала на поле, а в"пределах каждого поля — на одну строку и формирование четырех сигналов, позволяющих создать апертуру 4 х 4 элемента (элементы кодируемой апертуры обозначают через х;).

Селекция максимального значения цифрового видеосигнала в пределах апертуры х„ „, осуществляется селектором 2. При этом на первйй вход пер-, вого блока, IS выбора максимальных значений поступает видеосигнал первой строки, а на второй вход — видеосигнал второй строки..

При вычитании первого элемента второй строки из первого элемента первой строки на выходе вычитателя 28 (фи:..4) формируется сигнал переноса.

Этот сигнал фиксируется D-триггером

29, на вход синхронизации которого подается сигнал тактовой частоты элементов (Й „ щ ). .При подаче сигнала переноса на управляющий вход коммутатора 30 на выход последнего через соответ"твующие регистры 31 и 32 задержки подается сигнал того элемента из двух, значение которого больше. Следовател:ьно, из сигналов восьми элементов, принадлежащих двум строкам, на выходе коммутатора 30 формируется сигнал,. соответствующий четырем элементам, каждый из которых оказывается большим в своей паре.

1394465

Три блока 18-20 выбора максимальных значений позволяют иЗ сигналов шестнадцати элементов в четырех строках апертуры получить сигнал, представляющий собой одну "новую" строку, составленную из последовательных сигналов четырех элементов, имеющих максимальные значения.

Обозначают полученные последова- 10 тельные во времени четыре значения сигнала на выходе блока 20 как элемент I, элемент II элемент III u элемент IV. Выбор наибольшего по значению элемента из этих четырех про- 15 изводится следующим образом. На сигнальный вход двухразрядного двоичного счетчика 26 подается сигнал тактовой частоты элементов (f „,„ ), а на

его вход сброса подаются импульсы с 20 частотой строчных синхроимпульсов (f „„ ). Дешифратор 27 подключен к выходу счетчика 26 таким образом, что формируемые им импульсы имеют период повторения 4Т „, а длительность кадого из этих импульсов равна Тэвем .Импульс дешифратора 27, равный по длительности Т „, поступает на управляющий вход коммутатора 23 и обеспечивает подачу сигнала элемента I с 30 выхода регистра 22 задержки на второй вход четвертого блока 21 выбора максимальных значений. Одновременно с выхода блока 20 на первый вход блока

21 подается сигнал элемента II. Блок

21 осуществляет выбор большего из них, например элемент II. В интервале периода следующего элемента на первый вход блока 21 подается сигнал элемента III, а на второй вход блока 21 че- 40 рез коммутатор 23, управляющий сигнал которого уже изменился, подается сигнал элемента III с выхода того же блока 2 1, поскольку задержка блока 21 равна периоду элемента. Таким образом 4Б сравниваются элементы II и III, а больший из них в интервале следующего элемента сравнивается с элементом IV.

Сигнал, соответствующий наибольшему элементу, сначала подается на 50

0-регистры 24, после чего записывает- ся в D-регистр 25, на вход синхронизации которого поступает сигнал тактовой частоты fз„в„ /4.

Выбор минниального значения цифро- 55 вого видеосигнала в пределах данной апертуры х „„ осуществляется селектором 3. Сигнал, соответствующий разности между выбранными максимальным

/ и минимальным значениями b. = =x — х„„„, формируется блоком 4.

Сигналы, соответствующие значениям е/4 и х „„ (последний с необходи- мой задержкой, осуществляемой вторым блоком 5), поступают на соответствующие входы формирователя 7 сигналов пороговых значений.

Уровни пороговых значений z, г и г (фиг.6) определяются выражениями х + 6/4;

Для удобства изображения вместо дискретных значений элементов цифрового видеосигнала в пределах апертуры приведена одна непрерывная кривая АВ (фиг.6).

Сигналы пороговых значений z, z и z параллельно подаются на входы блока 8 и используются при квантовании элементов кодируемой апертуры х сигналы которых поступают на блок 8 с выхода первого блока 1 задержки через третий блок 9 задержки. Сигнал, соответствующий одному из элементов, например х, поступает на первый вход

Э первого вычитателя 33, на второй вход которого поступает сигнал порогового значения, при этом г,(z (гз. Сигнал переноса, полученный в результате вычитания, фиксируется вторым

D-триггером 41, на вход синхронизации которого подается сигнал тактовой частоты элементов (f,„,„, ), и служит управляющим сигналом для коммутатора 35.

Последний пропускает на первый вход второго вычитателя 34 сигнал одного из пороговых значений z, . или

z . На второй вход второго вычитателя

34 подается задержанный третьим регистром 38 задержки сигнал этого же ! элемента х, .

В результате квантования разрядность элементов х заметно уменьшаt ется, исходные значения элементов заменяются на двухразрядные значения х; (00, 01, 10, 11) .

В блоке 10 буферной памяти все параметры, полученные для данной апертуры, объединяются в единое кодовое. слово и сформированный сигнал поступает в канал связи.

На приемной стороне в блоке 11 осуществляется запоминание сигналя, соответствующего кодированной апер1394465 туре, на время одного поля, а в каждом из двух полей — на время одной строки. Для этого на управляющие входы блока 11 подаются сигналы с перно- 5 дами, равным кадру и Т., „„ /2.

Сигнал, соответствующий частному

Ь/4, с выхода блока 11 поступает на вход первого блока 14 суммирования, где из него формируются сигналы 26,/4, 10

ЗЬ/4. На информационные входы коммутатора 15 поступают сигналы, соответствующие значениям Ь/4, 26/4, 3d/4, а также уровень логического нуля— нулевой сигнал "О". l5

С помощью сигнала, соответствующего переквантованному значению текущего декодируемого элемента, поступившего на управляющий вход коммутатора 15, осуществляется выбор одного 20 из входных информационных сигналов данного коммутатора.

Сигнал, соответствующий переквантованному значению текущего декодируемого элемента, является выходным 25 сигналом селектора 13, в котором выбор сигнала переквантованного значения текущего декодируемого элемента л из сигнала х переквантованных значений элементов, поступающего на пер- )Q вый вход селектора 13, осуществляется отдельно для старшего и младшего разрядов.

Сигналы старшего Разряда перекван 35 тованных значений всех элементов апертуры 4 х 4 подаются на входы четырех регистров, ввод информации в ко. которые осуществляется параллельно, а вывод — последовательно. При этом,4О на вход первого регистра подаются сигналы старшего разряда переквантованных значений тех четырех элементов апертуры, которые относятся к первой строке, на вход второго регистра— тех четырех элементов апертуры, кото" рые относятся к второй строке и т.д.

Мультиплексор, входы которого подключены к соответствующим выходам четырех упомянутых регистров, осуществляет пбочередный выбор сигнала от каж- . дого из этих регистров при подаче на его управляющий вход сигнала, содержащего два разряда.

Выбор сигналов младшего разряда перекодированных значений элементов данной апертуры осуществляется аналогичным образом во втором узле селектора 13.

Формирование блоком 12 управления сигнала, подаваемого на управляющие входы мультиплексора блока 13, осуществляется путем деления на два частоты полей — КСИ и частоты строк—

ССИ. Сигнал одного из разрядов управляющего сигнала представляет собой выходной сигнал первого делителя на два, а сигнал второго разряда — выходной сигнал второго делителя на два. Сброс обоих делителей осуществляется импульсами кадровой частоты, фсрмируемыми из синхроимпульсов полей и строк.

Во втором блоке 17 суммирования производится формирование сигнала среднего значения зоны у; (фиг.б), к которой текущий декодируемый элемент отнесен при кодировании. Сигнал, соответствующий значению Ь/8, поступает на второй вход второго блока 17 с выхода делителя 16, а сигнал х „„ поступает на третий вход.

Таким образом, в устройстве квантованию с равномерным шагом подверга— ется локальный динамический диапазон яркости в малой группе соседних элеме.нтов изображения, что является средством адаптации к локальнь1м распределениям яркости на изображении аналогично зрительному восприятию.

Формула изобретения

Устройство передачи и приема цифрового телевизионного сигнала, передающая часть которого содержит первый блок задержки, формирователь сигналов пороговых значений и блок буферной памяти, а приемная часть содержит коммутатор и последовательно соединенные блок буферной памяти и селектор сигнала декодируемой строки, входы управления которых соединены с выходом блока управления, о т л и— ч а ю щ е е с я тем, что, с целью повышения точности передачи мелких деталей изображений, в передающую часть устройства введены селектор максимального значения, селектор минимального значения, блок вычитания, бгIQK деления, второй блок задержки, третий блок задержки и блок квантования, при этом вход селектора максимального значения и вход селектора минимального значения объединены и подключены к выходу первого блока задержки, первый вход блока вычита"

1394465 ния подключен к выходу селектора мак-. симального значения, второй вход блока вычитания подключен к выходу селектора минимального значения, вы- . ход блока вычитания соединен с входом блока деления, выход которого соединен с первым входом формирователя

I сигналов пороговых значений, выход селектора минимального знанения через )p второй блок задержки соединен с вто-. рым входом формирователя сигналов по1 роговых значений и с первым входом, блока буферной памяти, второй вход которого подключен к выходу блока де". 5 ления, первый, второй и третий выходы формирователя сигналов пороговых значений соединены соответственно с первым, вторым и третьим входами блока квантования, четвертый вход которого соединен с выходом первого бло-, ка задержки через третий блок задерж". ки, а выход блока квантования соединен с третьим входом блока буферной памяти, в, приемную часть устройства введены первый блок суммирования, второй блок суммирования и делитель на два, при этом первый выход блока буферной. памяти соединен с входом первого блока суммирования и входом делителя на два, первый, второй и третий выходы первого блока суммирования соединены соответственно с первым, вторым и третьим входами коммутатора, четвертый вход которого является входом уровня логического нуля, вход управляющего сигнала коммутатора подключен к выходу селектора сигнала декодируемой строки, выход коммутатора соединен с первым входом второго блока суммирования, второй вход которого подключен к выходу делителя на два, а третий вход второго блока суммирования подключен к второму выходу блока буферной памяти.

1394465 фиг.

Фие.б

Составитель Г.Росаткевич

Техред И.Верес корректор С.ШекмарРедактор Y..Бланар

Заказ 2241/58 Тираж 660 Подписное

ВНИИПИ Государственного комитета СССР по делам изобретений и открытий

113035, Москва» Ж-35» Раушская наб., д. 4/5

Производственно-полиграфическое предприятие, г. Ужгород, ул. Проектная, 4