Умножитель частоты следования импульсов

 

Изобретение может быть использовано для восстановления и синтеза частот в системах автоматики и обработки данных, а также в измеритель ных устройствах. Умножитель частоты с следования импульсов содержит фазовый детектор , элементы И 2,3, реверсивный счетчик 12, триггеры 9, 20, инверторы 8,10,19, регистр 13 хранения , цифроаналоговый преобразователь 14, генератор 15 импульсов, делитель 6 частоты, деоичный счетик 7, элемент ИЛИ 4, формирователи 17, 18 выходную и входную шины 16 и 21 соответственно, Умножитель частоты имеет првьшенные точность отработки фазы выходного сигнала и надежность J з.п. ф-лы, 2 ил.

СОЮЗ СОЕЕТСНИХ

СОЦИАЛИСТИЧЕСКИХ

РЕСПУБЛИН (19) О1) (5p 4 Н 03 К 5/156

ОПИСАНИЕ ИЗОБРЕТЕНИЯ, ГОСУДАРСТНЕНКЫЙ КОМИТЕТ CGC P

ПО ДЕЛАМ ИЗОБРЕТЕНИЙ И ОТКРЫТИЙ (21) 4152252/24-21 (22) 27.11.86 (46) 15.06. 88. Бюл. У 22 (72) В.А. Кадочников (53) 621.374.4(088.8) (56) Авторское свидетельство СССР

У 1119165, кл. Н 03 К 5/156, 03.06.83.

Авторское свидетельство СССР

Ф 1279058, кл. Н 03 К 5/156, 30.05.85. (54) УМНОЖИТЕЛЬ ЧАСТОТЫ СЛЕДОВАНИЯ

ИМПУЛЬСОВ (57) Изобретение может быть использовано для восстановления и синтеза частот в системах автоматики и обработки данных, а также в измерительных устройствах, Умножитель частоты с .следования импульсов содержит фазовый детектор I, элементы И 2,3,5,11) реверсивный счетчик 12, триггеры 9, 20, инверторы 8,10,19, регистр 13 хранения, цифроаналоговый преобразователь

14, генератор 15 импульсов, делигель

6 частоты, двоичный счетик 7, элемент

ИЛИ 4, формирователи 17, 18, выходную и входную шины 16 и 21 соответственно.

Умножитель частоты имеет повышенные точность отработки фазы выходного сигнала и надежность 1 з.п. ф-лы, 2 ил.

1403356

Изобретение относится к импульсной технике и может быть использовано для восстановления и синтеза частот в системах автоматики и обработки дан5 ных, а также в измерительных устройствах.

Целью изобретения является повышение точности отработки фазы выходного сигнала и повышение надежности устрой-10 ства путем запрета подстройки фазы выходного сигнала в заданном интервале ее отклонений, формирования импульсов, подаваемых на входы фазового детектора, с малыми передними фрон-15 тами, повышения точности фазового детектора и устранения помех на его выходах.

На фиг. 1 приведена электрическая структурная схема предлагаемого ум- 20 ножителя частоты следования импульсов; на фиг. 2 — фазовый детектор.

Умножитель частоты .следования импульсов содержит фазовый детектор .1, первый и второй элементы И 2 и 3, 25 элемент ИЛИ. 4,. третий элемент И 5, делитель 6 частоты, двоичный счетчик

7, первый инвертор 8, первый триггер

9, второй инвертор 10, четвертый эле.мент И 11, реверсивный счетчик 12, 30 регистр 13 хранения, цифроаналоговый преобразователь 14, генератор 15 импульсов, выходную шину 16, первый и второй формирователи 17 и 18, третий инвертор 19, второй триггер 20 и входную шину 21,. при этом первый и второй выходы фазового детектора 1 соединены с, первыми входами соответственно первого и второго элементов

И 2 и 3 и с первым и вторым входами 4д элемента ИЛИ 4, выход которого соединен с вторым входом третьего элемента И 5, первый вход которого соединен с вторым выходом делителя 6 частоты, а выход — со счетным входом двоичного 5счетчика 7, выход которого соединен с входом третьего инвертора 19, выход которого соединен с первым входом триггера 20, второй вход которого соединен с вьпсодом второго инвертора ТО, а выход — с первым входом четвертого элемента И 11, второй вход которого соединен с третьим выходом делителя 6 частоты, а выход — с вторыми входами первого и второго элементов И 2 и 3, выходы которых соединены соответственно с входами суммирования и вычитания реверсивного счетчика 12, выходы разрядов которого соединены с информационными входами регистра 13 хранения и цифроаналогового преобразователя 14, выход которого соединен с входом генератора 15 импульсов, выход которого соединен с выходной шиной

16 и входом делителя 6 частоты, первый выход которого соединен с входом первого формирователя 17, выход которого соединен с входом установки в нуль двоичного счетчика 7, с входом второго инве.ртора 10 и с вторым входом фазового детектора 1, первый вход которого соединен с выходом второго формирователя 18, с входом синхронизации регистра 13 хранения и с входом первого инвертора 8, выход которого соединен с вторым входом первого триггера 9, первый вход которого соединен с выходом заема, а выход — с входом предварительной установки реверсивного счетчика 12„ информационные входы которого соединены с выходами регистра 13 хранения, вход второго формирователя 18 соединен с входной шиной 21.

Фазовый детектор 1 содержит первый и второй триггеры 22 и 23, первыи, второй, третий и четвертый элементы

И-НЕ 24-27 и первый и второй элементы

И 28 и 29, выходы которых соединены соответственно с первым и вторым выходами фазового детектора 1, первый и второй входы которого соединены с

С-входами соответственно первого и второго триггеров 22 и 23, R-входы которых соединены с первыми входами первого и второго элементов И 28 и 29, с первым входом первого элемента ИНЕ 24 и с выходом второго элемента

И-НЕ 25, первый вход которого соеди1 нен с выходом первого элемента И-НЕ

24, второй вход которого соединен с выходом третьего элемента И-НЕ 26, первый вход которого соединен с вторым входом первого элемента И 28 и с прямым выходом первого триггера 22, инверсный выход которого соединен с первым входом четвертого элемента

И-НЕ 27 и с вторым входом второго элемента И 29,третий вход которого соединен с вторым входом третьего элемента И-НЕ ?6 и с прямым выходом второго триггера 23, инверсный выход которого соединен с третьим входом первого элемента И 28 и с вторым входом четвертого элемента И-НЕ 27, выход которого соединен с вторым входом второго элемента И-НЕ 25.

14033

Устройство работает следующим образом.

В исходном состоянии триггеры 22 и

23 детектора 1 находятся в состоянии логического нуля, сигнал обнуления на R-входах этих триггеров отсутствует, так как сигналы логической единицы с инверсных выходов триггеров

22 и 23 через элемент И-HE 27 уста- 1О навливают на выходе элемента И-НЕ 25 сигнал логической единицы. На первом и втором выходах детектора 1 сигналы управления отсутствуют, так как входы элементов И 28 и 29 соединены с 15 прямыми выходами триггеров 22 и 23.

При появлении на первом входе детектора 1 импульса входной частоты с выхода формирователя 18, триггер

22 переключается в единичное состоя- 20 ние, сигнал логической единицы с его прямого выхода поступает на второй вход элемента И 28, на третьем входе которого присутствует сигнал логической единицы с инверсного выхода триг- 25 гера 23, в результате этого на первом выходе детектора появляется сигнал логической единицы. Появившийся импульс на втором входе детектора 1 с выхода формирователя 17 переключит 30 в единичное состояние триггер 23, сигнал логического нуля с инверсного выхода которого поступает на третий вход элемента И 28, на первом выходе детектора 1 устанавливается сигнал логического нуля.

Таким образом, на первом выходе детектора 1 формируется импульс, дли" тельность которого определяется разностью фаз импульсов, поступающих 40 на его входы. Сигналы логической единицы с прямых выходов триггеров 22 и

23 через элемент И-НЕ 26 воздействуют на элемент И-НЕ 24 Rs-триггера, образованного элементами И-НЕ 24 и 4

25, и на выходе элемента И-НЕ 25 фор. мируется сигнал обнуления, поступающий íà R-входы триггеров 22 и 23, которые переключаются в исходное (нулевое) состояние и на первые входы эле- gO ментов И 28 и 29, запрещая прохождение импульсов помех на выходы детектора 1, которые могут возникнуть в момент обнуления триггеров.

Рассмотрим случай, .когда уход фазы бб выходного сигнала больше выбранной зоны запрета подстройки. Сформированный импульс с первого выхода детектора 1 поступает через элемент 4 на вто56 4 рой вход элемента И 5, разрешая прохождение импульсов с второго выхода делителя 6 на счетный вход счетчика 7.

Ширина зоны запрета подстройки фазы определяется разрядом, к выходу которого подключен инвертор 19, и длительностью периода сигнала на втором выходе делителя 6. Через два периода частоты, поступающей на счетный вход счетчика 7 (если инвертор 19 подключен к выходу второго разряда), сигнал с выхода счетчика 7 через инвертор

19 установит триггер 20 в единичное состояние, сигнал логической единицы с выхода которого разрешит прохождение импульсов с третьего выхода делителя 6 через элемент И 11 на второй вход элемента И 2 и при наличии на

его первом входе сигнала разрешения с первого выхода детектора l,èìïóëüñû поступают на суммирующий вход счетчика 12..Импульс с выхода формирователя 17 снимает сигнал разрешения на первом выходе детектора 1, запрещая прохождение импульсов на суммирующий вход счетчика 12 через элемент И 2, устанавливает в нуль двоичный счетчик 7 и триггер 20. Сигнал логичес,— кого нуля запрещает прохождение импульсов через элемент И 11 с третьего выхода делителя 6 на второй вход элемента И 2. Код с выхода счетчика

12 поступает на входы преобразователя 14, выходной сигнал которого, увеличиваясь, вызывает увеличение частоты следования импульсов генератора

15, и следующий импульс с выхода делителя 6 появится раньше, чем в предыдущем периоде, что приводит к уменьшению разности фаз сравниваемых частот. Этот процесс повторяется до тех пор, пока разность фаз сравниваемых частот не становится меньше зоны запрета подстройки фазы. Если уход фазы выходного сигнала находится в пределах зоны, заданной счетчиком 7, то сигнал разрешения на первом входе элемента И 2 будет снят раньше, чем на втором его входе появятся импульсЫ с третьего выхода делителя 6, код счетчика 12 остается неизменным, и таким образом, подстройка фазы выходного сигнала будет запрещена.

Если импульс с выхода формирователя 17 появляется на втором входе детектора 1 раньше, чем импульс íà его. первом входе, то обнуляется счетчик

7, триггер 20 устанавливается в нуле1403356 вое состояние (если он находился в единичном состоянии), триггер 23 детектора 1 переключается в единичное состояние, на втором выходе устанавливается сигнал логической единицы, а при появлении импульса на первом входе детектора l триггер 22 также переключается в единичное состояние, сигнал на втором выходе фазового де- 10 тектора 1 становится равным логическому нулю, в результате чего на втором ввтходе детектора 1 формируется импульс, длительность которого определяется разностью фаз импульсов, 15 поступающих на входы детектора 1. Сигнал обнуления воздействует на R-входы триггеров 22 и 23, детектор 1 возвращается в исходное состояние °

Рассмотрим случай, когда уход фазы 20 выходного- сигнала больше выбранной зоны запрета. Сформированный импульс с второго выхода детектора 1 поступает через элемент ИЛИ 4 на второй вход элемента И 5, разрешая прохождение импульсов с второго выхода делителя 6 на счетный вход счетчика 7, через два периода сигнал с выхода счетчика

7 через инвертор 19 установит триггер !

20 в единичное состояние, сигнал ло- 30 гической единицы с выхода которого разрешает прохождение импульсов с тре.тьего выхода делителя 6 через эле.,мент И 11 на второй вход элемента И 3, -при наличии сигнала разрешения с вто- З5 рого выхода детектора 1 на первом ,входе элемента И 3 импульсы поступают на вычитающий вход счетчика 12. Им.пульс с выхода формирователя 18 снимает сигнал разрешения на второй вы- 40 ходе детектора 1, запрещая прохождение импульсов на вычитающий вход счетчика 12 через элемент И 3. Код с вы- . хода счетчика 12 поступает на входы преобразователя 14, выходной сигнал которого изменяясь вызывает уменьшение частоты следования импульсов генератора 15, следующий импульс с выхода делителя 6 появится позже, чем в предыдущем случае, что приводит к уменьшению разности фаз сравниваемых частот. Этот процесс продолжается до тех пор, пока разность фаз сравниваемых частот не становится меньше зоны запрета подстройки фазы.

Если уход фазы выходного сигнала находится в пределах зоны, заданной счетчиком 7, то сигнал разрешения на первом входе элемента И 3 будет снят, на втором его входе не появятся импульсы с третьего выхода делителя 6, код счетчика 12 останется неизменным. Таким образом, подстройка фазы выходного сигнала запрещена.

По каждому импульсу входной частоты в регистр 13 заносится выходной код счетчика 12, триггер 9 .устанавливается в нулевое состояние, сигнал логической единицы с инверсного выхода которого не воспринимается счетчиком

12 и устройство работает так, как было описано ранеее. При пропадании импульсов входного сигнала на первом входе детектора 1 триггер 23 переключается в единичное состояние импульсом по второму входу, сигналы логической единицы с прямого выхода триггера 23 и инверсного выхода триггера

22 воздействуют на входы элемента И

29, на выходе которого формируется сигнал логической единицы, который поступает на первый вход элемента

И 3 и через элемент ИЛИ 4 на второй вход элемента И 5, разрешая прохождение импульсов с выхода делителя 6 на. счетный вход счетчика 7. Выходной сигнал с выхода счетчика 7 через инвертор 19 устанавливает триггер 20 единичное состояние, сигнал логи- ческой единицы с выхода которого разрешает прохождение импульсов с третьего выхода делителя 6 через эле«

1 мент И 11 на второй вход элемента И

3, на первом входе которого уже есть сигнал разрешения. Импульсы с выхода элемента И 3 поступают на вычитающий вход счетчика 12, .содержимое которого начнет уменьшаться. При нулевом состоянии счетчика 12 íà его выходе появится нулевой сигнал заема, который переключит триггер 9 в единичное состояние. Сигнал логического нуля с выхода триггера 9, воздействуя на установочный вход счетчика l2, занесет в него код из регистра 13, записанный в него последним импульсом входной частоты, и это состояние счетчика 12 сохраняется до появления импульсов входного сигнала, а генератор 15 будет выдавать ту частоту, которую он имел перед исчезновением входного сигнала.

Если, например, появится ложный импульс на шине 21, в регистр 13 заносится выходной код счетчика 12, триггер 9 устанавливается в нулевое состояние, триггер 22 детектора 1 ус1403356 8 рый переключит триггер 9 в единичное состояние. Сигнал логического нуля с инверсного выхода триггера 9, воздействуя на установочный вход счетчика

12, занесет в него код из регистра 13 и это состояние счетчика 12 сохранится до появления импульсов входного сигнала, а генератор 15 будет выда)g вать ту частоту, которую он имел перед исчезновением входных импульсов.

При появлении импульсов входной час» тоты триггер 9 переключится в нулевое состояние, сигнал логической единицы

15 с выхода триггера 9 не воспринимается счетчиком 12 и умножитель переходит в режим отслеживания фазы импульсов генератора 15. При включении питания начальной установки в нулевое состоя2р ние счетчиков, триггеров, регистра и делителя не требуется, так как генератор 15 через несколько периодов входной частоты подстраивается под частоту опорного сигнала и умножитель

25 переходит в режим отслеживания фазы импульсов генератора l5. танавливается в единичное состояние, сигналы логической единицы с прямого выхода триггера 22 и инверсного выхода триггера 23 установят на выходе элемента И 28 сигнал логической единицы, который поступает на первый рхор элемента И 2 и через элемент ъ1

ИЛИ 4 — на второй вход элемента И 5, разрешая прохождение импульсов с третьего выхода делителя 6 на счетный вход счетчика 7. Выходной сигнал с выхода счетчика 7 через инвертор 19 устанавливает триггер 20 в единичное состояние, сигнал логической единицы с выхода которого разрешает прохождение импульсов с третьего выхода делителя 6 через элемент И ll на второй вход элемента И 2, которые поступают с выхода элемента И 2 на суммирующий вход счетчика 12. Но пришедший на второй вход детектора 1 импульс установит триггер 23 в единичное состояние, снимается сигнал логической единицы с первого выхода детектора 1, прекращая подачу импульсов счета через элемент И 2 на суммирующий вход счетчика 12. Сигналы логической единицы с прямых выходов триггеров 22 и

23 воздействуют через элемент И-HE 26 30 на RS-триггер (элементы И-НЕ 24 и 25), при этом формируется сигнал обнуления триггеров 22 и 23. Следующим импульсом, поступающим с первого выхода делителя 6 через формирователь 17, триггер 23 установится в единичное состояние, сигналы логической единицы с инверсного выхода триггера 22-и прямого выхода триггера 23 установят на выходе элемента И 29 сигнал логи- 4р ческой единицы, .который поступает на первый вход элемента И 3 и через элементы ИЛИ 4 — на второй вход элемента

И 5, разрешая прохождение импульсов с делителя 6- на счетный вход счетчи- 4 ка 7. Выходной сигнал с второго выхо— да счетчика 7 через инвертор 19 устанавливает триггер 20 в единичное состояние, сигнал логической единицы с выхода которого разрешает прохождение импульсов с делителя 6 через элемент

И 11 на второй вход элемента И 3, на первом входе которого уже есть сигнал разрешения, и импульсы с выхода элемента И 3 поступают на вычитающий вход счетчика 12, содержимое которого начинает уменьшаться. При нулевом состоянии счетчика 12 на его выходе появится нулевой сигнал заема, котоФормула изобретения

1. Умножитель частоты следования импульсов, содержащий фазовый детектор, первый и второй выходы которого соединен с первыми входами соответственно первого ж второго элементов

И, выходы которых соединены соответственно с входами суммирования и вы" читания реверсивного счетчика, выход заема и вход предварительной установки которого соединены соответственно с первым входом и выходом первого триггера, второй вход которого соеди- нен с выходом первого инвертора, вход которого соединен с первым входом фа зового детектора и входом синхронизации регистра хранения, выход которого соединен с информационными входами реверсивного счетчика, выходы разрядов которого соединены с информационными входами регистра хранения и цифроаналогового преобразователя, выход которого соединен с входом генератора импульсов, выход которого соединен с выходной шиной и входом делителя частоты, и входную шину, о т л и— ч а ю шийся тем, что, с целью повышения точности и надежности,в него введены третий и четвертый элементы И, двоичный счетчик, второй и третий инверторы, второй триггер, эле9 1403356 1п

Составитель А. Соколов

Редактор 10. Середа Техред М.Ходанич Корректор.Г. Решетник

Заказ 3004/55 Тираж 928 Подписное

ВНИИПИ Государственного комитета СССР по делам изобретений и открытий

113035, Москва, Ж-35, Раушская наб,, д. 4/5

Производственно-полиграфическое предприятие, r. Ужгород, ул. Проектная, 4 мент ИЛИ, первый, и второй формирователи, вход последнего из которых соеДинен с входной шиной, выход — с перВым входом фазового детектора, второй вход которого соединен с входом второго инвертора, с входом установки в

"0" двоичного счетчика и выходом первого формирователя, вход которого соединен с первым выходом делителя 10 частоты, второй выход которого соединен с первым входом третьего элемента И,, второй вход которого соединен

С выходом элемента ИЛИ, выход — с

Счетным входом двоичного счетчика, Ig

Выход которого соединен с входом третьего инвертора, выход которого соеДинен с первым входом второго триггера, второй вход которого соединен с

Выходом второго инвертора, выход — с 2р первым входом четвертого элемента И, Второй вход которого соединен с третьим вйходом делителя частоты, а выХод — с вторыми входами первого и второго элементов И, первые входы которых соединены соответственно с первым н вторым входами элемента ИЛИ.

2. Умножитель по и. 1, о т л и а ю шийся тем, что фазовый дп детектор содержит первый и второй триггеры, первый, второй, третий и четвертый элементы И-HE и первый и второй элементы И, выходы которых соединены соответственно с первым и вторым выходами фазового детектора, первый и второй входы которого соединены с С-входами соответственно первого и второго триггеров, Д-входы которых соединены с шиной логической единицы, R-входы — с первыми входами первого и второго элементов И, с первым входом первого элемента И-НЕ и выходом второго элемента И-НЕ, первый вход которого соединен с выходом первого элемента И-НЕ, второй вход которого соединен с выходом третьего элемента И-НЕ, первый вход которого соединен с вторым входом первого элемента И и прямым выходом первого триггера, инверсный выход которого соединен с первым входом четвертого элемента

И-HE и вторым входом второго элемента И, третий вход которого соединен с вторым входом третьего элемента И-НЕ и прямым выходом второго триггера, инверсный выход которого соединен с третьим входом первого элемента И и вторым входом четвертого элемента ИНЕ, выход которого соединен с вторым входом второго элемента И-НЕ.