Синхронный детектор

 

Изобретение относится к автоматике. Цель изобретения - повышение точности детектирования. Детектор содержит фор.мирователь 1 опорного напряжения, ключ 2, запоминающее устр-во 3, счетчики 4 и 5, дешифраторы 6, 7 и 8, эл-т И-ИЛИ 9, эл-т ИЛИ 10, компаратор II, эл-т НЕ 12, источник 13 порогового напряжения и 1К-триггер 14. При поступлении на ключ 2 входны .х сигналов, уровень которы.х ниже порогового напряжения источника 13, запись информации в запоминающее устр-во 3 осуществляется по команде, формируемой дешифратором 7. При детектировании сигналов с уровнем ниже порогового напряжения погрешности в определении момента фор.мирования импульса записи, которые обусловлены искажениями опорного напряжения и нестационарными значениями фазовы.х сдвигов в.ходного и опорного сигналов, не оказывают существенного влияния на погрешность выходного напряжения детектора. Цель достигается введением счетчиков 4 и 5, дешифраторов 6, 7 и 8, эл-тов И-ИЛИ 9, ИЛИ Ю и НЕ 12, компаратора И, источника 13 и 1К-триггера 14. 2 ил.

СОЮЗ СОВЕТСКИХ

СОЦИАЛИСТИЧЕСКИХ

РЕСПУБЛИК!

А 4 Н 03 D 3/02

ГОСУДАРСТВЕННЫЙ КОМИТЕТ СССР

ПО ДЕЛАМ ИЗОБРЕТЕНИЙ И ОТКРЫТИЙ

ОПИСАНИЕ ИЗОБРЕТЕНИЯ/ц

Н А 8TOPCHOMV СВИДЕТЕЛЬСТВУ / yg т /

"", 1,-,, г

Ф (21) 4032354/24-09 (22) 07.03.86 (46) 30.06.88. Бюл. № 24 (72) В. А. Окружнов и В. И. Уваров (53) 621.376.23 (088.8) (56) Авторское свидетельство СССР № 886197, кл. Н 03 D 3/02, 1979. (54) СИНХРОННЫЙ ДЕТЕКТОР (57) Изобретение относится к автоматике.

Цель изобретения — повышение точности детектирования. Детектор содержит формирователь 1 опорного напряжения, ключ 2, запоминающее устр-во 3, счетчики 4 и 5, дешифраторы 6, 7 и 8, эл-т И-ИЛИ 9, эл-т

ИЛИ 10, компаратор 11, эл-т HE 12, источник 13 порогового напряжения и 1К-триггер 14. При поступлении на ключ 2 вход„„SU„„1406712 A 1

Hblx сигналов, уровень которых ниже порогового напряжения источника 13, запись информации в запоминающее устр-во 3 осуществляется по команде, формируемой дешифратором 7. При детектировании сигналов с уровнем ниже порогового напряжения погрешности в определении момента формирования импульса записи, которые обусловлены искажениями опорного напряжения и нестационарными значениями фазовых сдвигов входного и опорного сигналов. не оказывают существенного влияния на погрешность выходного напряжения детектора.

Цель достигается введением счетчиков 4 и

5, дешифраторов 6, 7 и 8, эл-тов И-ИЛИ 9, ИЛИ 10 и НЕ 12, компаратора 11, источника 13 и 1К-триггера 14. 2 ил.

1406712

Фор,чули изобретения

Изобретение относится к автоматике и может быть использовано для синхронной демодуляции амплитудно-модулированных сигналов.

Цель изобретения — повышение точности детектирования.

На фиг. 1 приведена структурная электрическая схема синхронного детектора; на фиг. 2 — временные диаграммы.

Синхронный детектор содержит формирователь 1 опорного напряжения, ключ 2, запоминающее устройство 3, первый и второй счетчики 4 и 5, первый, второй и третий дешифраторы 6, 7 и 8, элемент И-ИЛИ 9, элемент ИЛИ 10, компаратор 11, элемент

HE 12, источник 13 порогового напряжения

IК-триггер 14.

Синхронный детектор работает следующим образом.

На формирователь 1 поступает опорное напряжение (фиг. 2а), на выходе которого формируется сигнал импульсной формы (фиг. 2в) . Ha вход ключа 2 поступает входной сигнал (фиг. 2б). ГIоложительные полуволны в одного сигнала фиксируются с помощью компаратора 11, на выходе которого формируется сигнал импульсной формы (фиг. 2г). Сигнал с выхода компаратора 11 через элемент И-ИЛИ 9 поступает на вход управления работой . ервого счетчика 4, который начинает счет им пульсов тактовой частоты, поступающей на другой вход счетчика. Выходные сигналы первого счетчика 4 поступают на первый дешифратор 6, на выходе которого формируется импульс записи, сформированный в момент максимума амплитуды несущей входного сигнала. Импульс записи воздействует на первый вход элемента ИЛИ 10, управляющий ключом 2, который коммутирует входное напряжение синхронного детектора на вход запоминающего устройства.

При положительных значениях огибающей импульс записи формируется в момент времени, совпадающий с максимальным положительным значением несущей. При отрицательных значениях огибающей фаза несущей меняется на 180, и входной сигнал в этом случае находится в противофазе с опорным. В этом случае команда для формирования импульса записи поступает на вход первого счетчика 4 с выхода компаратора 11, представленная в инверсной форме (фиг. 2д), т. е. совпадает по фазе с отрицательной полуволной несущей входного сигнала.

Информация о фазе опорного напряжения поступает с выхода формирователя 1 на управляющий вход второго счетчика 5, который начинает счет импульсов тактовой частоты, поступающей на счетный вход второго счетчика 5. В процессе счета на выходе третьего дешифратора 8 формируется импульс, поступающий на вход синхронизации

2

IK-триггера 14 в момент времени, например, равный четверти периода опорной частоты (фиг. 2е). На входы 1 и К IK-триггера 14 поступают сигналы компаратора 11, представленные соответственно в прямой и инверсной формах. При совпадении знака фаз входного сигнала и опорного напряжения по импульсу синхронизации с выхода третьего дешифратора 8 (фиг. 2е) IK-триггер 14 формирует сигнал управления (фиг. 2з), который, воздействуя на элемент И-ИЛИ 9, подключен к входу управления первого счетчика 4 сигнала компаратора, представленный в прямой форме, т. е. совпадающий по фазе с положительным полупериодом входного сигнала. При несовпадении знака фаз входного и опорного напряжений по импульсу синхронизации I К-триггер 14 формирует сигнал управления (фиг. 2и), который, воздействуя на элемент И-ИЛИ 9, подкчючает к входу управления первого счетчика 4 сигнал компаратара, прошедший через элемент HF 12 и представленный в инверсной форме, т.е. совпадающий по фазе с отрицательным полупериодом входного сигнала.

В этом случае управление ключом (фиг. 2к) осуществляется как при положительном, так и при отрицательном знаке огибающей входного сигнала.

Гlри входных сигналах, уровень которых ниже порогового напряжения (фиг. 26), который устанавливается источником порогового напряжения, запись информации в запоминающее устройство осуществляется по оманде, формируемой на выходе второго дешифратора 7 (фиг. 2ж). Выходной сигнал инхронного детектора представлеH на фиг. 2л.

При детектировании сигналов с уровнем ниже порогового напряжения погрешности в определении момента формирования имHóëüñà записи, обусловленные искажениями опорного напряжения и нестационарными значениями фазовых сдвигов входного и опорного сигналов, не оказывают сх ществеHного влияния на погрешность выходного напряжения синхронного детектора.

Синхронный детектор, содержащий формирователь опорного напряжения, ключ, вход которого является входом синхронного детектора, запоминаюгцее устройство, выход которого является выходом синхронного детектора. отличающийся тем, что, с целью повышения точности детектирования. в него введены два счетчика, три дешифратора, элемент И-ИЛИ, элемент ИЛИ, компаратор, элемент НЕ, источник порогового напряжения и IK-триггер, причем вход синхронного детектора соединен с первым входом компаратора, второй вход которого соединен с источником порогового напряжения, а вы1406712 (оставитедь .- ) Колос()B>)

Редактор г! Г1г> в х а н Техред И Верее Корректор Б Бi гн>.)

За каа 3203,50 Тираж 92В 11од и ис н) >e

Вг!ИИ11И Гос дарственнг>го кг>читета О.(:Р ио дс.>ач ино01н >сини и )>тки>» ии

113035, Москва, Ж 35. Ра1 кислая н;)г>...l 4:> !

1роиав)>дствснно-иг>дигр>)фичеck(>L преднриятиг. I У к«>ро ь 1 I 110>и кil> I>). 4 ход компаратора соединен с первым входом элемента И-ИЛИ, 1-входом 1К-триггера и входом элемента НЕ, выход которого соединен с К-входом 1К-триггера и четвертым входом элемента И-ИЛИ, выход которого соединен с входом управления первого счетчика, а выходы первого счетчика соединены с входами первого дешифратора, выход которого через элемент ИЛИ соединен с управляющим входом ключа, выход которого соединен с входом запоминающего устройства, а счетные входы первого и второго счетчиков являются входом тактовой частоты синхронного детектора, причем вход управления второго счетчика соединен с выходом формирователя опорного наиряхеенн, выходы младших разрядов второго счетчика соединены с входами второго дешифратора, выход которого соединен с другим входом элемента ИЛИ, а выходы старших разрядов соединены с входами третьего дешифратора, выход которого соединен с входом синхронизации 1К-триггера, прямой и инверсный выходы которого соединены с вторым и третьим входами элемента И-ИЛИ соответственно.