Устройство адресации оперативной памяти

 

Изобретение относится к области вычислительной техники и может использовано для построения систем оперативной памяти микроЭВМ большой информационной емкости. Целью изобретения является расширение функциональных возможностей устройства за счет возможности активизации произвольного набора физических страниц памяти адресного пространства блоков памяти и произвольного распределения их в адресном пространстве микроэвм. Устройство адресаци оперативной памяти позволяет выбирать требуемые размеры страниц памяти , рациональнее использовать информационный объем блоков памяти за счет исключения дублирования информации при решении различных задач, повысить надежность системы памяти за счет возможного оперативного исключения из работы неисправных страниц памяти. 3 ил. сл

СОЮЗ СОВЕТСНИХ

СОЦИАЛИСТИЧЕСКИХ

РЕСПУБЛИК (51) 4 G 06 F 9/36, 12/08

ОПИСАНИЕ ИЗОБРЕТЕНИЯ

К А ВТОРСКОМ У СВИДЕТЕЛЬСТВУ

ГОСУДАРСТВЕННЫЙ КОМИТЕТ СССР

ПО ДЕЛАМ ИЗОБРЕТЕНИЙ И ОТКРЫТИЙ (21) 4180793/24-24 (22) 12.01,87 (46) 15.08.88.. Бюл. В 30 (72) А.И.Беляков (53) 681,325(088 ° 8) (56) Титов Ю.Н., Шахнов В.А. Шлигель" ский В,Н. Модуль полупроводникового

ОЗУ для микроЭВМ.-В кн.: Микроэлектроника и полупроводниковые приборы/Под ред. А.А.Васенкова и Я.А.Федотова, 1979, вып. 4, с. 139-149 °

Шевкопляс Б.В. Микропроцессорные структуры. Инженерные решения. М.:

Радио и связь, 1986, с. 11-50.

Авторское свидетельство СССР

У 1262497, кл. G 06 F 9/36, 1985. (54) УСТРОЙСТВО АДРЕСАЦИИ ОПЕРАТИВНОЙ ПАМЯТИ (57) Изобретение относится к области вычислительной техники и может

ÄÄSUÄÄ 1417003 А1 быть использовано для построения систем оперативной памяти микроЭВМ большой информационной емкости. Целью изобретения является расширение функциональных возможностей устройства за счет возможности активизации произвольного набора физических страниц памяти адресного пространства блоков памяти и произвольноro распределения их в адресном пространстве микроЭВМ. Устройство адресации оперативной памяти позволяет выбирать требуемые размеры страниц памяти, рациональнее использовать информационный объем блоков памяти за счет исключения дублирования информации при решении различных задач, повысить надежность системы памяти за счет возможного оперативного исключения из работы неисправных страниц памяти. 3 ил.

1417003

Изобретение относится к вычислительной технике и может быть исполь— зовано. для построения оперативной памяти микроЭВМ большой информаци5 онной емкости, Целью изобретения является расшире1яие функциональных возможностей устройства за счет возможности активизации произвольного набора физических страниц памяти адресного пространства блоков памяти и произвольного распределения их в адресном .ространстве микроЭВМ.

Таким образом, соответствие между логическими адресами страниц памяти адресного пространства микроЭВМ и физическими адресами страниц памяти адресного пространства блоков памяти может быть произвольным и изменяться при необходимости в процессе работы устройства.

На фиг. 1 приведен пример распределения страниц памяти п блоков памяти в адресном пространстве микроЭВМ,25 где каждый блок Памяти имеет 1 физических страниц памяти, а адресное пространство микроЭВМ включает г логических страниц памяти (стрелками условно показано соответствие между этими страницами памяти); на фиг. 2пример использования устройства для построения системы оперативной памяти; на фиг. 3 — функциональная схема блока выборки. 35

Система оперативной памяти (фиг.2) содержит группу блоков выборки 1, -1„, адресующих группу блоков 2>-2„ памяти, магистраль. 3 управления, магистраль 4 адреса — данных, Все входы блоков вы- 4Q борки подключены к соответствующим функциональным входам устройства, входящим в состав магистралей 3 и 4, выходы — к соответствующим управляющему и адресному входам адресуемого 45 блока памяти.

Каждый блок 1 выборки имеет вход

5; адреса — данных, включающий поля логического адреса страницы памяти

5, адреса блока памяти 5 ;, физического адреса страницы памяти 5,, вход 6 признака режима записи инфор1 мации, вход 7; признака обращения к устройству, выход 8; признака разрешения работы адресуемого блока памяти, выход 9; физического адреса страницы памяти, дешифратор 10;, схему

11 сравнения, регистр 12; адреса, 1 первый 13 — третий 15; триггеры, блок 16 памяти, первый 17; — третий

19; элементы И, элемент ИЛИ 20., вход !

2l; задания собственного адреса адресуемого блока памяти, на котором задан код адреса A блока 2 памяти, Бп 1 например, путем подключения шин этого входа к шине единичного либо нулевого потенциала в зависимости от значения соответствующих разрядов.

Работу устройства последовательно рассмотрим в режиме активизации страниц памяти адресного поля блоков памяти и в режиме обращения процессора микроЭВМ к активизированным страницам памяти, При активизации j-й страницы памяти 1-Fo блока памяти„ имеющей физический адрес А;, на месте страницы

Ф1 э памяти, имеющей логический адрес А и адресном пространстве микроЭВМ, процессор производит два последовательных обращения с записью информации. При первом обращении процессор по магистрали 4 адреса — данных через входы 5 адреса — данных во все блоки выборки передает следующую информацию: по шинам адреса устройства — некоторый адрес А из области адресов регистров внешних устройств мйкроЭВМ, по шинам данных — адрес выбранногоi-го блока памяти А,и логический адрес страницы памяти А1, на.месте которой в адресном пространстве микроЭВМ располагается выбранная страница i-ro блока памяти. При поступлении этой информации дешифраторы

10 всех блоков выборки производят опознание адреса А „, который поступает на их входы с входов 5, а схема

11„ сравнения блока 1 выборки — опознание адреса А „., который по шинам П,9

5 1, входов адреса — данных подается на вторые входы всех схем 11 сравнения. На первые входы всех схем 11 сравнения подаются коды адресов соответствующих блоков памяти. Единичные сигналы с первых выходов дешифраторов 10 поступают на информационные входы вторых триггеров 14, а единичный сигнал сравнения с выхода схе-. мы 11 сравнения и нулевые сигналы несравнения с выходов остальных схем

11 — на информационные входы соответствующих первых триггеров 13. По сигналу признака обращения к устройству, поступающему с соответствующей шины магистрали 3 управления через входы

7 блоков выборки на синхровходы вто141 7003 рых !4 и третьих 15 триггерон, производится их установка соответственно в единичное и нулевое состояния (на информационные входы третьих триггеров 15 поступают нулевые сигналы с невыбранных вторых выходов дешифраторов 1О). На входы 6 блоков выборки с соответствующей шины магистрали 3 управления поступает сигнал признака режима записи информации, по которому н устройстве производятся следующие действия. Проходя через первые элементы И 17 на синхровходы первых триггеров 13, сигнал производит установку в единичное состояние первый триггер 13 блока 1; выборки и в нулевое состояние первые триггеры 13 остальных блоков выборки, Единичный

15 гера 13 блока 1 выборки подается

1 1 на первый информационный вход блока

16. памяти. При этом на первые ин1 формационные входы остальных блоков

16 памяти подаются нулевые сигналы с прямых выходов соответствующих первых триггеров 13. Проходя с выходов первых элементов И 17 через элементы

ИЛИ 20 на входы записи регистров 12 адресов, сигнал производит запись в них кода адреса А> поступающего на их информационные входы с шин 5, входов 5, С информационных выходов регистров 12 адреса код А1, подается на адресные входы блоков 16 памяти.

При втором обращении процессор по магистрали 4 через входы 5 но все блоки выборки передает следующую информацию: по шинам адреса — некоторый адрес А иэ области адресов ре40 гистров внешних устройств микроЭВМ; по шинам данных — физический адрес

А активизируемой страницы памяти, ) поступающий по шинам 5З на вторые информационные входы блоков 16 памяти.

Дешифраторы 10 всех блоков выборки производят опознание адреса А, и единичные сигналы с их вторых выходов подаются на информационные входы третьих триггеров 15. Пс сигналу признака обращения к устройству, поступающему на входы 7 блоков выборки и с них на синхрсвходы вторых 14 и третвих 15 триггеров, производится их установка соответственно н нулевое и . единичное состояния. При этом единичный сигнал с прямых выходов третьих триггеров 15 проходит на вторые входы третьих элементов И 19. Сигнал приз50

55 сигнал с прямого выхода первого триг- 20 нака записи инфо рмации с входов 6 поступает на первые входы третьих элементов И 19 и далее с их выходов на нхолы записи блоков 6 памяти, Этим сигналом но все блоки !6 памяти по адресу А>, подаваемому на их адресные входы с йнформационных выходов регистров 12 адресов, производится запись кода адреса Л;, поступающего на их ц Ф вторые информационные входы по шинам

S а также запись признака разрешения работы блока памяти, поступающего на их первые информационные входы.

При этом в блоке !6 ° памяти блока 1.

I 1 выборки разряд этого признака устанавливается в единичное состояние, а в остальных блоках 16 памяти — в нулевое состояние. Единичное состояние разряда признака по адресу А блока

16) памяти означает, что на месте страницы памяти с адресом А ), в адресном пространстве микроЭВМ размещается страница памяти блока 2; памяти, имеющая физический адрес А . Для

1! других блоков 2 памяти данная страница адресного пространства микроЭВМ является занятой, о чем и снидетельствует нулевое значение разряда признака по адресу А) в остальных блоках

16 памяти. На этом активизация страницы памяти блока 2 памяти, имеющей физический адрес А в адресном про1) странстве блоков памяти и логический адрес А), в адресном пространстве мик" роЭВМ, заканчивается. Аналогично производится активизация и размещение в адресном пространстве микроЭВМ и других страниц памяти блоков 2 памяти.

Работу устройства в режиме обращения поцессора к активизированным страницам памяти блоков 2 памяти рассмотрим на примере обращения к рассмотренной странице памяти с логическим адресом А1, в адресном пространстве микроЭВМ и физическим адресом А;; в адресном пространстве блоков памяти.

При обращении процессора к этой странице памяти но все блоки выборки поступает логический адрес обращения

А), старшие разряды которого определяют адрес страницы памяти А в адресном пространстве микроЭВМ, младшие — адрес слова А, внутри этой страницы. При поступлении из процессора сигнала признака обращения к устройству вторые 14 и третьи 15 триггеры устанавливаются н нулевое состояние, так как на их инфсрмаци1417003

5О

5 онные входы подаются нулевые сигналь1 с HPílláðàííûõ первых и вторых выходов деппифраторон 10. Единичные сигналы с инверсных выходов вторых 14 и

5 третьих 15 триггеров поступают соответстненно на вторые и третьи нходы вторых элементов И 18. При этом сигнал признака обращения к устройству, поступающий на первые входы элементов

И 18, приходит на их выходы и через элементы ИЛИ 20 поступает на входы записи регистров 12 адресов, производя запись в эти регистры кода адреса А поступающего на информационные входы регистров по шинам 5 . С

1 информационных выходов регистров 12 адресов код адреса А1„подается на адресные входы блоков 16 памяти, из которых производится считывание информации по данному адресу. В результате этого на первом информационном выходе блока 16, памяти появляется

1 единичный сигнал признака разрешения работы блока 2; памяти, который с 25 выхода 8; блока 1. выборки поступает

1 на управляющий вход блока 2. памяти, 1 разрешая его работу„ На втором информационном выходе блока 16; памяти появляется код физического адреса

А; страницы памяти, который через выход 9; блока 1, выборки выдается на адресный вход блока 2; памяти, выбирая в нем страницу памяти с данным адресом. При этом на первых информационных выходах остальных блоков 16 памяти присутствуют нулевые сигналы, запрещающие работу соответствующих блоков 2 памяти. Младшие разряды кода адреса А по соответствующим шинам 40 магистрали 4 поступают в блок 2. па1 мяти, выбирая в странице памяти слово с адресом А

Предлагаемое устройство адресации оперативной памяти позволяет выбира.ть требуемые размеры страниц памяти, рациональнее использовать информационный объем блоков памяти за счет исключения дублирования информации при решении различных задач, повысить надежность системы памяти за счет возможности оперативного исключения из работы неисправных страниц памяти.

Формула изобретения

Устройство адресации оперативной памяти, содержащее группу блоков выборки, причем каждьп1 блок выборки со6 держит дешифратор, регис.тр адреса, схему сравнения, дна триггера, элемент И, причем вход деп1ифратора подключен к входу поля адреса обращения устройства, первый выход дешифратора подключен к информационному входу второго триггера, информационный вход регистра адреса подключен к входу поля логического адреса страницы памяти устройства, первый вход схемы сравнения каждого блока выборки подключен к входу задания собственного адреса блока, а выход схемы сравнения подключен к информационному входу первого триггера, синхровход второго триггера подключен к входу признака обращения устройства, о т л и ч а ю щ е е с я тем, что, с целью расширения функциональных возможностей устройства за счет активизации произвольного набора физических страниц памяти адресного пространства блоков памяти и произвольного их распределения в адресном пространстве микроЭВМ, в каждый блок выборки введены третий триггер, два элемента И, элемент ИЛИ, блок памяти, причем информационный вход третьего триггера подключен к второму выходу дешифратора, а синхровход третьеготриггера подключен к синхронходу второго триггера и к первому входу второго элемента И, прямой выход третьего триггера подключен к второму входу третьего элемента И, а инверсный выход третьего триггера подключен.к третьему входу второго элемента И, прямой выход первого триггера подключен к первому информационному входу блока памяти, синхровход первого триггера подключен к выходу первого элемента И и к первому входу элемента

ИЛИ, второй вход которого подключен к выходу второго элемента И, выход элемента ИЛИ подкл.очен K входу записи регистра адреса, прямой выход второго, триггера подключен к второму входу первого элемента И, инверсный выход второго триггера подключен к второму входу второго элемента И, вход признака режима записи информации блока ныборки подключен к первому входу первого элемента И и к первому входу третьего элемента И, выход которого подключен к входу записи блока памяти, адресный вход блока памяти подключен к информационному выходу регистра адреса, а второй информационньп1 вход блока памяти под1417003 ключен к входу поля физического адреса страницы памяти устройства, первый и второй информационные выходы блока памяти являются выходами признака

А дреснае просарансп4о иакроЗЮИ разрешения работы адресуемого блока памяти и выходом физического адреса странипы памяти блока выборки соот ветственно.

КдРЕСНОе пРосярансп бо

dnoeo5 памяти б/РОК

ПОИ/щд / блок ппмяюиЯ блОК паями 3 бди асами Л

1417003

Ма истр аль уюроВлвния

Pue z

Составитель A.Èâàèîâ

Редактор E.Êîï÷à Техред Л.Сердюкова Корректор Н,Король

Подписное

Заказ 4066/47 Тираж 704

ВНИИПИ Государственного комитета СССР по делам изобретений и открытий

113035, Москва, Ж-35, Раушская наб., д. 4/5

Производственно-полиграфическое предприятие, r. Ужгород, ул. Проектная, 4