Синхронный делитель частоты
Изобретение относится к импульсной технике и может быть использовано , например, при построении хронизаторов, цифровых -синхронизаторов частоты и электромузыкальных инструментов . Целью изобретения является увеличение коэффициента деления при сохранении быстродействия. Синхронный делитель частоты содержит шесть 1К-триггеров 1-6, четыре элемента И 7-10, входную шину 11 и шину 12 сброса. В описании изобретения приводятся логические уравнения для I- и К-входов всех 1К-триггеров, определякицие работу синхронного делителя частоты, выполненного по предложенной сх еме. Заданаемьй уравнениями режим работы повторяется через кажцые тридцать пять входных импульсов, поступающих по шине 11. 1 ил. о: с
СОЮЗ СОВЕТСНИХ
СОЦИАЛИСТИЧЕСКИХ
РЕСПУБЛИН р 4 Н 03 К 23/40.ОПИСАНИЕ ИЗОБРЕТЕНИЯ/";
Н АВТОРСКОМУ СВИДЕТЕЛЬСТВУ
ГОСУДАРСТВЕННЫЙ КОМИТЕТ СССР
ПО ДЕЛАМ ИЗОБРЕТЕНИЙ И ОТКРЫТИЙ (21) 4099300/24-21 (22) 01.08.86 (46) 07.10.88. Бюп. В 37 (75) В.И. Мяснов (53) 621 ° 374(088.8) (56) Авторское свидетельство СССР
У 1226660, кл . Н 03 К 23/40,, 11. 10.84.
Авторское свидетельство СССР
В 1267613, кп. Н 03 К 23/00, 26.04.85.
Авторское свидетельство СССР
1 1396274, кл. Н 03 К 23/40, 23.07.86. (54) СИНХРОННЫЙ ДЕЛИТЕЛЬ ЧАСТОТЫ (57) Изобретение относится к импульсной технике и может быть использо„.80.„429 17 А1 вано, например, при построении хронизаторов, цифровых -синхронизаторов частоты и электромузыкальных инструментов. Целью изобретения является увеличение коэффициента деления при сохранении быстродействия. Синхронный делитель частоты содержит шЕсть
IK-триггеров 1-6, четыре элемента
И 7-10, входную шину 1 и шину 12 сброса. В описании изобретения приводятся логические уравнения для и К-входов всех IK-триггеров, определяющие работу синхронного делителя частоты, выполненного по предложенной схеме. Задаваемый уравнениями режим работы повторяется через кажцые а тридцать пять входных импульсов, по ступающих по шине 11. 1 ил.
1429317
Изобретение относится к импульсной технике и может быть использовано, ! например, при построении хронизаторЬв, цифровых синхронизаторов частотЫ, электромузыкальных инструментов.
Цель изобретения — увеличение коэф4фищента деления при сохранении быстродействия . ь
На чертеже приведена электрическая 10 ункциональная схема делителя частоты.
Синхронный делитель частоты содержит первый-шестой IK-триггеры 1-6, Первый-.четвертый элементы И 7-10, выходную шину 11 и шину 12 сброса, ко-15 торые соединены соответственно с
С- и R-входами acex IK-триггеров 1-6, инверсный выход шестого IK-триггера 6 соединен с первым входом первого эле мента И 7, выход которого соединен с I-входом пятого ТК-триггера 5, второй вход — с первым входом второго элемента И 8, выход которого подключен к К-входу пятого IK-триггера 5, с первым входом четвертого элемента 25
И 10, выход которого подключен к Ти К-входам шестого IK-триггера 6, с
К-входом третьего IK-триггера 3 и с инверсным выходом четвертого IK-триггера 4, третий вход четвертого элемента И 10 соединен с прямым выходом первого IK-триггера 1, инверсный выход которого подключен к первому входу третьего элемента И 9, и с I- и К-входами второго IK-триггера, прямой выход которого соединен с вторым входом третьего элемента И 9, выход которого подключен к К-входу четвертого IKтриггера 4, и с I-входом третьего IKтриггера 3, прямой выход которого
40 соединен с вторым входом второго и с третьим входом третьего элементов
И 8 и 9, прямой выход пятого IK-триггера 5 соединен с I-входом четвертого
IK-триггера 4, прямой выход которого
45 соединен с I-входом первого IK-триггера 1, К-вход которого соединен с шиной логической единицы.
При указанной схеме соединения элементов синхронного делителя часто- 50 ты логические уравнения для Т- и К- входов всех его IK-триггеров 1-6 следующие: Т, = Q„ I = Q„; Тз = Я
Т4 9w> Is 04(ь Ть Q K - и1П K =,I. К = Q K = 55 1 Э 1 Ф К = Q)Q ; К = Т Работа синхронного делителя частоты, определяемая логическими уравнениями для Т- и К-входов IK-триггеров 1-6, происходит в следующем порядке. По сигналу "Сброс" на шине 12 IKтриггеры 1-6 устанавливаются в исходное (нулевое) состояние, после чего состояния их выходов равны (1, О о; Q =о; Q4=0; Q,==o;Q =о На основании логических уравнений для Т- и К-входов IK-триггеров 1-6 I состояния I- и К-входов следующие: 0;Т,=Я,-О; I -(= з ЯЯ,О О; К = 0,0,= 0; Т -ЦДД О, К,-Т,-О. Поскольку IK-триггер по последу- ° ющему входному импульсу на шине 11 при Т = О и 1(= 0 не изменяет своего состояния, при I = 1 и К = 1 переключается в противоположное состояние, при I = 1 и К = Π— в состояние логической единицы, а при Т = О и К 1 — в состояние логического нуля, то по первому входному импульсу на шине 11 только IK-триггер 5 переключается в состояние логической единицы, а остальные IK-триггеры 1-6 не изменяют своего нулевого состояния i--1:Q,=О Q=О (1=0 (3 4 = О; Яз= 1; Яь= О, где i íîìåð входного импульса (номер такта) . Изменяется и состояние входов: I — 0 I =ОТ-ОТ=1Т. Ф 9 Э 4 Ф 1 ° I6=0 К =13 Ка=О К з 1; К,-О; К,=О; К,=О. В результате по второму импульсу ° на шине 11 устройство переходит в свое второе состояние, которое характеризуется следующими значениями выходов и входов: i = 2: Я = О < 2 — О, Я вЂ” О, Q — 1, Q — 1, (1 0 I = 1 I. = О Т = О I = 9 У А э У 4 1; Т = О; Тб О. К =1: Kea" -"0; Кз 0 К О Кз 0 Кь О В третьем такте IK-триггеры 1-6 предлагаемого устройства переключа1 — 3, (1 „— 1, (— ОФ 03 — 09 QO — 1В Q4 — 1У Q — О. Рассматривая и далее таким же образом работу синхронного делителя частоты, получают все значения состояний его выходов и входов при всех где i = 0-34. По окончании 34-ro такта IK-триггеры 1-6 устройства возвращаются в исходное (нулевое) состояние: 0 Qg = О> О з — О> Q4 — О> () = О, Q,=- О. 14293 На этом заканчивается цикл работы синхронного делителя частоты, далее его работа повторяется через каждые 35 входных импульсов, поступающих по шине 11. Формула из обр ет ения 1Составитель А. Соколов Техред Л.Олийнык Корректор О.Кравцова Редактор Н. Рогулич Подпис ное Заказ 5144/56 Тираж 929 ВНИИПИ Государственного комитета СССР по делам изобретений и открытий 113035, Москва, Ж-35, Раушская наб., д. 4/5 Производственно-полиграфическое предприятие, r. Ужгород, ул. Проектная, 4 Синхронный делитель частоты, содержащий первый, второй, третий, чет- 10 вертый и пятый IK-триггеры, С- и Rвходы которых соединены соответственно с входной шиной и с шиной сброса, первый элемент И, выход которого соединен с I-входом пятого IK-триггера, второй элемент И, первый вход которого соединен с инверсным выходом четвертого IK-триггера, К-вход которого соединен с выходом третьего элемента И, первый вход которого сое- g0 динен с инверсным выходом первого IK-триггера, прямой выход которого соединен с I-входом второго IK-триггера, и четвертый элемент И, о тличающийся тем, что,,с 2б целью увеличения коэффициента деления, в него введен шестой IK-триггер, С17 4 и R-входы которого соединены соответственно с входной шиной и с шиной сброса, инверсный выход - с первым входом первого элемента И, второй вход которого соединен с инверсным выходом четвертого .IK-триггера, с первым входом четвертого элемента И, выход которого подключен к I- и К-входам шестого IK-триггера, и с К-входом третьего IK-триггера, I-вход которого соединен с прямым выходом второго IK-триггера, и с вторым входом третьего элемента И, третий вход которого соединен с прямым выходом третьего ТК-триггера и с вторым входом второго элемента И, выход которого соединен с К-входом пятого IK-триггера, инвер- сный выход которого соединен с вторым входом четвертого элемента И, прямой выход — с I-входом четвертого IKтриггера, прямой выход которого соединен с I-входом первого IK-триггера, К-вход которого соединен с шиной логической единицы, прямой выход — с К-входом второго IK-триггера и с третьим входом четвертого элемента И.
