Вычислительное устройство

 

Изобретение относится к вычис-. лительной технике и может быть использовано в вычислительных системах, в которых используется конвейерная обработка. Цель изобретения - повышение быстродействия вычислительного устройства. Вычислительное устройство содержит п процессоров 1, п регистров 2, п триггеров 3, п дешифраторов 4, блок 5 буферной памяти, блок 6 приоритета , информационный вход-выход 7, информационный выход 8, управляющий выход 9, синхровходы 10-15, вход 16 начальной установки. 3 табл. 12 ил. , 9SliO/S« l-il 4ib 00 О to фие, 1

СОЮЗ СОВЕТСНИХ

СОЦИАЛИСТИЧЕСКИХ

РЕСПУБЛИК

„„SU „„1430962

А1 (51)4 и 06 У 15/00

ОПИСАНИЕ ИЗОБРЕТЕНИЯ

Н АВТОРСКОМУ СВИДЕТЕЛЬСТВУ

// /// /У /1 6 28 уие /

ГОСУДАРСТВЕННЫЙ НОМИТЕТ СССР

ПО.ДЕЛАМ ИЗОБРЕТЕНИЙ И ОТКРЫТИЙ (21) 4186121/24-24 (22) 26,01, 87 (46) 15,10,88, Бил. М- 38 (72) Г,Г,Yàëèø, Н.А.Каневская, И.В.Ткаченко и Я.А.Хетагуров (53) 681.32(088.8) .(56 ) Патент СИА У 4 11 2489, кл, 364 -200, опублик. 1979, Патент США В 4305124, кл. 364-200, опублнк. 1983, (54) ВЫЧИСЛИТЕЛЬНОЕ УСТРОЙСТВО (57) Изобретение относится к вычислительной технике и может быть использовано в вычислительных системах, в которых используется конвейерная обработка, Цель изобретения — повышение быстродействия вычислительного устройства. Вычислительное устройство содержит и процессоров 1, и регистров

2, и триггеров 3, и дешифраторов 4, блок 5 буферной памяти, блок 6 приоритета, информационный вход-выход 7, информационный выход S унравлявщий выход 9, синхровходы 10-15, вход 16 начальной установки. 3 табл, 12 ил.

1430962

Изобретение относится к вычислительной технике и может быть использовано в вычислительных системах, в которых используется конвейерная обработка.

Цель изобретения — повышение быстродействия вычислительного устройства.

На фиг. 1 показана структурная 10 схема вычислительного устройства; на фиг. 2 — структурная схема процессора;.на фиг. 3 — функциональная схема блока приоритета, на фиг. 4 — функциональная схема операционного блока на базе микросхем 1804 BCI; на фиг.5пример временной диаграммы обработки в одном процессорном блоке текущей микрокоманды Б; на фиг, 6-11 — примеры алгоритмов обработки в процессо- 20 рах предлагаемого вичислительного устройства символов операторов языка высокого уровня RTF; на фиг. 12 — пример временной диаграммы совмещения разных этапов обработки символов в 25 .вычислительном устройстве, состоящем из четырех процессоров.

На фиг. 3-12 приняты следующие условные обозначения. мкком — микрокоманда; бл — блок; вых — выход; 30

ПцБ i — i-й процессор 1; Ргйх — регистр 30 переходов, RG2 i — i-й регистр 2; ПЗУ Пх — блок 39 памяти переходов 39", ББП5 — блок 5 буферной памяти1 КОП вЂ” код операторами КА — признак косвенной адресации, мкпр — мик-, ропрограмма; р — разряд; С„, К, Х

У. — процедура обработки сймволов, 3 I где - порядковый номер символа.

На фиг. 5 штриховкой обозначены 40 интервалы времени, когда информация на выходе блока недостоверна, На фиг. 12 штриховкой обозначены интервалы времени, когда процессоры не заняты обработкой информации. 45

Вычислительное устройство (фиг.1) содержит и процессоров 1, и регистров

2, и триггеров 3, и дешифраторов 4, блок 5 буферной .памяти, блок б приоритета, информационные входы-выходы

7, адресные выходы 8, управляющие выходы 9, входы 10-15 синхроимпульсов от генератора частоты, входы 16 начальной.установки, первый информационный вход 17 процессора, первый 18 и второй 19 входы блокировки процессора, выход 20 признака передачи данных процессора, выход 21 и признаки приема данных процессора, первый инфор мационный выход 22 процессора, информационный вход-выход 23 процессора, второй 24 и третий 25 информационные выходы процессора, вход 26 и выход 27 первого блока приоритета, вход 28 и выход 29 инициализации операций, Процессор (фиг. 2) содержит регистр 30 переходов, выполненный на

RH-триггерах с отдельными синхровходами для установки по Б- и R-входам, регистр 31 маски, схему 32 сравнения, блок 33 приоритета, шифратор 34., операционный блок 35, блок 36 памяти микрокоманд, регистр 37 микрокоманд, адресный регистр 38 блока памяти микрокоманд, блок 39 памяти перехода, адресный регистр 40 блок памяти переходов, элемент 2И-ЗИЛИ 41, блок 42 памяти констант, первый буферный регистр 48 с трехстабильным выходом, мультиплексор 44 исходных данных, два мультиплексора А5 и 46 перестановки, распределитель 47 импульсов, мультиплексор 48 начальной установки, элемент ИЛИ 49, второй 50 и третий 51 буферные регистры с трехстабильными .выходами, поля регистра 37 микрокоманд, содержащие соответственно: поле

52 — адрес блока 5 буферной памяти или номер блока памяти ЭВМ, поле

53 - управляющие разряды блока 5 буферной памяти или памяти ЗВМ, поле

54 — код управления записью в i-й регистр 2, поле 55 — код управления чтением из (i-1) го регистра 2, поле

56 — код запроса на обращение к блоку 5 буферной памяти, поле 57 — внешние управляющие сигналы, поле 58 — . код маски, поле 59 — код управления внутренними узлами процессора 1, поле 60 — код адреса следующей микрокоманды. Синхросигналы с выходов распределителя 47 импульсов подключены к соответствующим синхровходам про-, цессора 1 по цепям 61-78.

На фиг. 2 также обозначены первый информационный вход 79, йнформационный выход 80, второй информационный вход 81 и управляющий вход 82 операционного блока, вход 83 и выход 84 второго блока приоритета.

Распределитель 47 импульсов представляет собой блок управляемых элементов И, первые входы которых соединены с входами 10-15 синхроимпульсов от генератора частоты, вторые входы соединены с соответствующими выхода143096

Номера выходов 10

Входы

Наимено- Номер вхованне сигнала

61, 78

62, 63, 64

65, 66, 67 20

68, 69

СИ2

СИЗ

13

СИ4

70, 71 77

72, 76

15 ми поля 59 регистра 37 микрокоманд

37, а выходы соединены с соответствующими синхровходами процессора 1. г

Соответствующие между входными и выходными сигналами распределителя

47 импульсов представлено в табл, 1.

Т а б л и.ц а 1

Операционный блок 35 (фиг, 4) содержит К микропроцессорных элементов„ где К=Р/Q, P — количество разрядов 30 информационного слова, принятого в процессоре, Q — - количество информационных разрядов одного микропроцессорного элемента. Например, в предлагаемом процессоре можно использовать микропроцессоры 1804ВС1, гоказанные на фиг. 4, для которых <=4 и, следовательно, К=Р/4.

Вычислительное устройство работает следующим образом. Отдельный процессор<11 представляет собой вычислитель с автономным микропрограммным управлением, выполняющий универсальный набор микроопераций над информационны45 ми словами и полусловами. В конкретной системе каждый процессор 1 выполняет определенный набор микропрограмм, хранящихся в блоке 36 памяти микрокоманд. Выполнение любой микрокоманды в процессоре 1 производится за одинаковый период времени, называемый микроцнклом. В течение одного микроцикла выполняются следующие процедуры: реализация текущей микрокоманды N находящейся на регистре 37 микрокоманд, в исполнительной части процессора 1, формирование адреса следующей микрокоманды M и выборка

4 микрокоманцы M из блока 36 памяти микрокоманд.

Реализация текущей микрокоманды

N состоит в следующем. Под управлением соответствующих полей регистра 37 микрокоманд производится чтение операндов из блока 42 памяти констант нли нз буферного регистра 43, или из внутренней памяти огерационного блока

35, или из внешних источников о цепям 17 илн 23.(т,е, по первому информационному входу процессора или по информационному входу-выходу процессора). Выполняется заданная операция операционным блоком 35 и результат операции засылается в один нли не

LKGJIbKo иэ следующих приемников: во внутреннюю память операционного блока

35, через мультиплексор 45 перестановки байтов и мультиплексор 44 исходных данных в буферный регистр 43 или в адресный регистр 40 блока памяти переходов, через мультиплексор 46 перестановки байтов во внешние приемники по цепям (информационному входу выходу процессора) 23.

Формирование адреса микрокоманды

И может выполняться следующими способами. Если микрокоманда М безуслов- ная, то ее адрес засылается в адресный регистр 38 блока памяти микрокоманд из регистра 37 микрокоманд и в нужный момент поступает с выходов адресного регистра 38 блока памяти микрокоманд через мультиплексор 48 начальной установки на адресные входы . блока 36 памяти микрокоманд.

Если необходимо вызвать новую мик" ропрограмму, то производится обращение к блоку 39 памяти переходов, в которой хранятся адреса первых микрокоманд всех микропрограмм, выполняемых данным процессором 1. В этам случае на адресные входы блока 36 памяти микрокоманд поступает код не с адресного регистра 38 блока памяти микрокоманд, а с выходов блока 39 памяти переходов через мультиплексор

48 начальной установки.

Выполнение новой микропрограммы можно инициировать как внутри данного процессора 1, задавая код на адресных входах блока 39 памяти переходов через адресный регистр 40 блока памяти переходов, так н иэ других процессоров 1 посредством установки в

"1" определенных разрядов регистра

30 переходов по цепям (входу иници1430962 алиэации операций) 28, В первом слу-, чае код адреса блока памяти переходов либо заранее вычисляется в данном процессоре 1, либо может быть получен из внешнего источника по цепи (входу-выходу процессора) 23. Тогда он хра-. нится на адресном регистре 40 блока памяти переходов до момента обращения к блоку 39 памяти переходов. Во вто-. 10 ром случае код адреса блока 39 памяти переходов формируется схемой 32 сравнения, блоком 33 приоритета и шифратором 34 как результат опроса состояния регистра 30 переходов и реги- t5 стра 31 маски, который производится в последней микрокоманде текущей микропрограммы, одновременно с работой ее исполнительной части. Таким образом, в следующем микроцикле работы 2О процессора 1 выполняется первая микрокоманда новой микропрограммы. При этом гасится по R-входу соответствукиций разряд регистра 30 переходов.

Если в момент опроса регистра 30 25 переходов имеется несколько внешних запросов, то первым удовлетворяется тот из них, который имеет старший приоритет (блок 33 приоритета, вход

83 и выход 84 второго блока приори- 30 тета, т.е, цепи 83 и 84). Приоритетный номер присваивается микропрограмме и соответствующему разряду ре- . гистра 30 переходов в зависимости от конкретного содержания микропрограммы. Каждая микропрограмма является непрерывной. Жесткая очередность удовлетворения запросов может регулироваться кодом регистра 31 маски, который засылается туда из поля 4р

58 регистра 37 микрокоманд. Если в момент опроса регистра 30 переходов внешние запросы отсутствуют, то процессор 1 переходит в режим ожидания, опрашивая регистр 30 переходов в каж- 45 дом микроцикле, В пусковом режиме начальная установка всех процессоров 1 производится следующим образом. По входам 16 начальной установки во все процессо- 5О ры 1 поступает адрес пусковой микрокоманды на адресные входы блоков 36 памяти микрокоманд через вторые входы данных мультиплексора 48 начальной установки, в результате чего раз- 55 решается чтение микрокоманды из бло-; ка 36 памяти микрокоманд и работа распределителя 47 импульсов, через элемент ИЛИ 49 поступают синхросигкалы на вторые С-входы блока 36 памяти микрокоманд и регистра 37 микрокоманд, в результате чего устанавливается в "1" разряд регистра 30 переходов, соответствующий коду адреса первой микрокоманды вызываемой микропрограммы. Одновременно на входы

10-15 начинают поступать синхроимпульсы от генератора частоты, Сигналы со входов 16 начальной установки снимаются, когда пусковая микрокоманда переписана на регистр 37 микрокоманд, При этом мультиплексор 48 начальной установки переключается на прием информации по первым входам данных. Пусковая микрокоманда опрашивает регистр 30 переходов и через схему 32 сравнения, блок 33 приоритета, шифратор 34 и блок 39 памяти переходов.формирует адрес первой микрокоманды вызываемой микропрограммы, который поступает на адресные входы блока 36 памяти микрокоманд через первые входы данных мультиплексора 48 начальной установки. Затем производится чтение из блока 36 памяти микрокоманд и запись микрокоманды на регистр 37 микрокоманд, Время выполнения одной микрокоманды {микроцикл) определяется с одной. стороны как

Т= 1+1 1, где 71 — суммарное время задержки работы комбинационных схем исполнительной части процессора 1, т.е. схем, формирующих операнды и выполняющих заданную операцию, t1 — длительность стробирующего импульса для записи результата, с другой стороны

Т 2+ 3 где 2 — время формирования адреса следующей микрокоманды; 2 3 — время задержки чтения следующей микрокоманды.

С целью повьппения быстродействия процессора 1 соблюдается условие:

Т Т, Обмен оперативной информацией между процессорами 1 может происходить как в конвейерном режиме, через регистры 2 под управлением триггеров 3 и дешифраторов 4, так и через блок 5

1430962

Т а б л и ц а 2

И вы- Входной код Функция выходного Рабочие

Примечание хода сигнала цепи

3. 2 1

Нет запросов

О 0 О

О О 1

Удовлет воряет ся запрос на запись.

RG2 свободен.

Разрешение записи V-вход в RG2. Установка RG2; Iв "1" триггер 3. вход

Тг3

О 1 0

Комбинация невозможна.

Комбинация невозможна.

О 1 1

Нет запросов.

1 О О

1 . О 1 Останов i-го про- Цепь Запрос на эаписьт це ссора (вход) RG2 занят, IS

1 1 0 Установка в "0" триггера 3

Удовлетворяется запрос на чтение.

RG2 занят.

К-вход

Tr3

Установка в "О! триггера 3. Останов i-ro процессора

1 1 1

К-вход

Tr3, Цепь (вход)19

Одновременные запросы на запись и чтение, RG2 занят, Удовлетворяется запрос на чтение. буферное памяти под управлением блока

6 приоритета. Конвейерная передача информации используется в наиболее срочных процедурах, когда нужно исключить задержку, вносимую передачей через блок 5 буферной памяти. Информация, которую нужно передать из i-го процессора 1 в (i+1)-й процессор 1, поступает с выходов i-ro процессора 10

1 по цепям 22 (т,е, по первому информационному выходу процессора) на ин- формационные входы i-ro регистра 2, а (i+1)-й процессор 1 считывает ее с, выходов регистра 2 на свои информаци- 15 оиные входы по цепям (первому информационному входу процессора) 17. Управление конвейерной передачей информации иэ i-ro процессора 1 в (i+1)-й процессор 1 осуществляют i-й триггер 20

3 и i-й дешифратор 4, На первый вход

i-ro дешифратора 4 поступает сигнал записи информации в i-й регистр 2 иэ

i-го процессора 1 (цепь (выход) 20).

На второй вход i-го дешифратора 4 поступает из (i+1)-го процессора 1 сиг.нал чтения информации, записанной в

i-ом регистре 2 (цепь (выход) 21).На третий вход i-ro дешифратора 4 поступает сигнал с выхода i-го триггера

3. Единичное состояние ("1") intro триггера 3 соответствует наличию информации в i-oM регистре 2, нулевое состояние ("0") — отсутствию информации.

Соответствие между входными кодами i-го дешифратора 4 и функций его выходных сигналов приведено s табл.2.

1430962

На выходах 2 и 3 сигналы не вырабатываются, поскольку невозможен запрос на чтение информации иэ (i+1)-ro процессора 1, если перед этим не было записи информации в i-й регистр 2 из i-ro процессорного блока 1, так как чтение реализуется микропрограммой (i+1)-ro процессорного блока 1, включение которой инициируется i-ом процессором 1 после. того, как произведена запись в регистр 2, Сигналы останова текущей микропрограммы в i-ом процессоре 1 поступают по цепям {входам) 18 и 19 на входы элемента 2И-ЗИЛИ 41, с выхода которого они передаются через элемент ИЛИ

49 на управляющие входы блока 36 памяти микрокоманд и распределителя 47 импульсов как сигналы запрета чтения 20 следующей микрокоманды.

Через блок 5 буферной памяти, к которому может обращаться любой процессор 1 (буферные регистры 50 и 51 и цепи 24-26), производится обмен .оперативной информацией, не требующей срочной передачи, по цепям (информационному входу-выходу. процессора) 23.

При этом очередность удовлетворения запросов устанавливается блоком 6 приоритета. Приоритетные номера присваиваются процессором 1 в зависимости от срочности выполняемых ими процедур в конкретной системе. Первый номер имеет старший приоритет.

Блок 6 приоритета передает по цепи (выходу) 27 на управляющий вход соответствующего процессора 1 сигнал разрешения удовлетворения запроса Hs числа поступивших в данный момент по це- 4 пям (входу) 26 и имеющего старший приоритет. При этом в данном процессоре 1 разрешается продолжение выполнения текущей микропрограмм . Если запрос i-ro процессора 1 не удовлетворяется, то по цепи (выходу) 27 поступает íà его вход сигнал останова текущей микропрограммы до тех пор, пока запрос не будет удовлетворен, Сигналы разрешения и останова микропрограммы поступают по цепи (выходу)

27 через элементы 2И-ЗИЛИ 41 и ИЛИ

49 на управляющие входы блока 36 памяти микрокоманд и распределителя 47 импульсов .

Если процессор с номером К записал в блок 5 буферной памяти информацию, которая должна быть обработана с помощью определенной микропрограммы в процессоре с номером М, то он вырабатывает сигнал на управляющим выходе 29, который поступает по цепи (-входу) 28 на конкретный вход регистра 30 переходов процессора (номер

M) в качестве запроса на включение соответствующей микропрограммы..

Работа вычислительного устройства поясняется на примере обработки символов оператора языка высокого уров" ня RTF (фиг. 6-11). Под символом здесь и B дальнейшем понимается минимальная единица командной информации в языке RTF. Для обеспечения требуемого быстродействия вычислительного устройства принято п=4.

В табл, 3 приведена форма представления символов оператора языка

RTF поступающих в вычислительное устройство иэ памяти ЭВМ. Каждый символ имеет два поля: первое содержит ха" рактеристику символа, второе — код символа. Первым символом оператора всегда является код оператора. Далее.следует набор операндов и операций, представленных в польской записи. Операнд либо записан непосредственно в символе, либо хранится в ячейке памяти ЭВМ. В последнем случае символ содержит идентификатор адреса операнда, из которого формируется физический адрес ячейки памяти ЭВМ путем сложения с содержимым базового и индексного регистров, указанных в характеристике символа, Если в характеристике символа имеется признак косвенной адресации, то адресуемая ячейка памяти ЭВМ содержит в свою очередь адрес ячейки памяти ЭВМ„ в которой находится операнд, В этом случае для получения операнда выполняются два обращения к памяти ЭВМ.

Табли:ца 3

98 Характеристика Содержимое симвопп символ а ла

Код оператора

Код оператора

Индентификатор адреса операнда

Код идентификатора

3 Операнд

4 Операция

Код операнда

Код операции

5 Идентификатор Код идентификаадреса операнда тора

14309о2

Продолжение табл.3

2 ) 3

Код операции

Операция

Признак конца оператора

На фиг. 6 показан алгоритм работы любого процессора в составе вычислительного устройства. Возможны следу- 15 ющие режимы его работы:

Пусковой режим, в котором производится начальная установка и включа" ется опрос регистра 30 переходов. Если при пуске вычислительного устройства требуется вызвать в данном процессоре определенную микропрограмму, то в этом режиме устанавливается в

"1" соответствующий разряд регистра

30 переходов. 25

Режим анализа запросов в регистре

30 переходов, который при отсутствии запросов является режимом ожидания, а при наличии запросов включает выполнение микропрограммы, запрос имеет 0 старший приоритетный номер;

Режим обработки символа, в котором выполняется вызванная микропрограмма обработки символа. В процессе ее выполнения могут.инициироваться другие микропрограммы в любых процессорах.

Это осуществляется с помощью выдачи сигналов запросов по цепям (выход)

29. По окончании микропрограммы всегда включается режим анализа запросов в регистре 30 переходов.

Функции обработки символов оператора языка RTF распределены между процессорами следующим образом. Первый процессор осуществляет прием символов из памяти ЭВМ и их предварительный анализ с целью корректировки работы вычислительного устройства в конвейерном режиме в момент перехода от обработки последних символов предыдущего оператора к обработке пер50 вого символа следующего оператора.

Второй процессор осуществляет анализ характеристик символа и подготовку его к исполнительной процедуре до момента обращения к памяти ЭВМ, Третий процесс реализует все запросы к памяти ЭВМ на чтение операндов и символов операторов и запись результатов в память ЭВМ.Четвертый процессор осуществляет прием и обработку операндов из памяти ЭВМ и адресов операндов при косвенной адресации, а также выполняет подготовленные операции.

На фиг. 7 показана блок-схема алгоритма взаимодействия процессоров в пусковом режиме. Третий процессор инициирует чтение из памяти ЭВМ первого символа оператора, а в дальнейшем инициирует чтение текуших символов.

Остальные процессоря ожидают прихода информации.

На фиг, 8- 11 показаны блок-схемы алгоритмов работы процессоров при обработке символов языка RTF. Если процессор выполняет несколько видов обработки символов, то для каждого вида обработки указан приоритетный номер.

Первый процессор включается в работу, когда первый символ оператора считан из памяти ЭВМ. Затем он иници-. ирует работу второго процессора, а сам переходит в режим ожидания слео дующего символа.

В свою очередь второй процессор после обработки очередного символа либо инициирует работу третьего процессора, если необходимо обратиться к памяти ЭВМ, либо работу четвертого процессора, если операция полностью подготовлена и может быть выполнена, либо не инициирует работу процессоров, если обработка символа полностью завершена микропрограммой второго процессора.

Третий процессор не инициирует работу других процессоров, так как обработка текущего символа, требующего обращения к памяти ЭВМ, прерывается на время чтения иэ памяти ЭВМ, Четвертый процессор возобновляет обработку символа после прихода слова из памяти ЭВМ,либс выполняет заданную операцию, если для нее подготовлены все исходны е данные.

Таким образом, при постоянном поступлении символов оператора иэ памяти ЭВМ процессоры осуществляют их обработку в конвейерном режиме, пользуясь для срочных передач информации регистрами 2 с соответствующими цепями управления, а для передач информации, требующих временной буферизации, используется блок 5 буферной памяти, Четвертый процессор всегда работает с информацией, требующей временной буферизации, поэтому он не

1430962 использует средств конвейерной передачи.

Через блок 5 буферной памяти выполняется .также обмен информацией, направление передачи которой не совпадает с направлением конвейерной передачи, например, из четвертого нро-, цессора в третий (при обращении к па,мяти ЗВМ) или из четвертого процессор-10 ного блока в первый или второй процессор (при передяче условия ветвления вычислительного процесса).

Инициирование выполнения микропрограммы в процессорах при передаче 15 информации как в конвейерном режиме, так и через блок 5 буферной памяти осуществляется с помощью внешних управляющих сигналов (цепи (выход) 29) и аппаратуры, реализующей микропро- 20 граммные переходы (входы 28, регистры 30 и 31, схема 32 сравнения, блок

33 приоритета, шифратор 34 и блок 39 памяти переходов).

Вышеописанный пример обработки в 25

-предлагаемом вычислительном устройстве символов операторов языка RTF показывает, что введение возможности-произвольного обмена информацией между процессора через блок 5 буфер- 30 ной памяти и тем самым асинхронного взаимодействия между ними, позволяет увеличить быстродействие предпагаемого вычислительного устройства и свести к минимуму непроизводительную работу отдельных процессоров за счет то. го, что в те временные интервалы, когда какие-либо процессоры не заняты срочной обработкой информации в конвейерном режиме, они выполняют ме- 40 нее срочные вычислительные процедуры в соответствии с приоритетными номерами, присвоенными им при конкретном применении вычислительного устройства. 45

На фиг. 12 показан пример временной диаграммы выполнения ряда вычислительных процедур в вычислительном устройстве при п=4. Здесь процедуры

С1 и С4 требуют обработки информации во всех процессорах, С2 — в первом и втором процессорах, СЗ вЂ” в первом процессоре, Xl — во втором и третьем процессорах, У! — в третьем и четвертом процессорах. При жесткой конвейерной обработке информации все процедуры должны были бы выполняться строго последовательно. При этом интервалы времени, в которые процессоры не заняты обработкой информации, сущест венно во эра ст ают .

Формула из о брет ения

Вычислительное устройство, содержащее и процессоров (n) 1, где n— максимальное количество совмещенных операций), и регистров, и триггеров, и дешифраторов„ причем информационный вход -го регистра (i=2, и-1) соединен с первым информационным выходом i-ro процессора, а информационный выход i-го регистра соединен с информационным входом (х+1)-го процессора, первый выход i-го дешифратора соединен с J-входом i-ro триггера и с входом управления записью

i-го регистра, выход i-ro дешифратора соединен с первым входом блокировки i-го процессора, третий выход i--го дешифратора соединен с первым К-входом i-ro триггера, четвертый выход

i-ro дешифратора соединен с вторым

К-входом i-го триггера и с вторым входом блокировки i-го процессора, первый вход х-го дешифратора соединен с выходом признака передачи данных i-го процессора, второй вход i-го дешифратора соединен с выходом признака приема данных (i+1)-ro процессора, третий вход i-ro дешифратора соединен с выходом i-го триггера, информационный вход-выход, информационный и управляющий выходы вычислительного устройства соединены соответственно с информационными входами-выходами, с вторыми и третьими информационными выходами процессоров, входы синхронизации и входы начальной установки вычислительного устройства соединены соответственно с входами синхронизации и начальной установки процессоров, о тл и ч а ю щ е е с я тем,что, с целью повышения быстродействия, в него введены блок буферной памяти и блок приоритета, причем информационный вход-выход блока буферной памяти подключен к информационным входам-выходам процессоров и вычислительного устройства, адресные входы блока буферной памяти подключены к адресным выходам процессоров, входы управления третьим состоянием, входы управления выборкой и вход управления записью блока буферной памяти соединены с соответствующими разрядами управляющего выхода вычислительного устройства, J-й (=1, 1430962 и) вход блока приоритета соединен с выходом запроса обращения к блоку буферной памяти J-го процессор- g-й выход блока приоритета соединен с третьим входом блокировки j-ro проце ссора, выход инициализ ации операций i-ro процессора соединен с входом инициализации операций (i+1)-го процессора, выход инициализ ации операций 1О и-го процессора и выход и-го регистра соединены соответственно с вторым и . третьим информационными выходами вычислительного устройства, вход признаков и первый информационный вход первого процессора соединены соответственно с первым и вторым информационными входами вычислительного устройства, причем i-й процессор содержит регистр переходов, регистр маски, gg блок приоритета, схему сравнения, шифратор, операционный блок, блок памяти микрокоманд, регистр микрокоманде, адресный регистр блока памяти микрокоманд, блок памяти переходов, адрес- 25 ный регистр блока памяти переходов, .элемент 2И-ЗИЛИ, блок памяти констант, мультиплексор исходных данных, первый и второй мультиплексоры перестановки байтов, распределитель импульсов, мультиплексор начальной установки, элемент ИЛИ, с первого по третий буферные регистры с трехстабильными выходами, причем первый информационный вход операционного блока соединен с информационным входом первого буферного регистра с трехстабильными выходами и с выходом мультиплексора исходных данных, информационный выход oneрационного блока соединен с первым 40 информационным выходом i-ro процессора и с информационными входами первого и второго мультиплексоров перестановки байтов, адресные входы и входы выборки блока памяти констант, второй; 5 информационный вход операционного блока, вход выборки блока памяти переходов, вход выборки блока памяти переходов, вход разрешения работы адресного регистра блока памяти переходов, 50 управляющие входы мультиплексора исходных данных и двух мультиплексоров перестановки байтов, вход кода операции операционного блока и распределителя импульсов объединены и соеди55 иены с выходом поля управления внутренними блоками i-ro процессора регистра микрокоманд, выходы схемы сравнения соединены с входами блока приоритета i-го процессора, выходы блока приоритета i-ro процессора соединены с информационными входами шифратора и с входами установки в "О" соответствующих разрядов регистра переходов, первый и второй входы элемента 2ИЗИЛИ соединены соответствечно с первым и вторым входами блокировки i-ro процессора, третий вход элемента 2И-ЗИЛИ соединен с входами управления третьим состоянием второго и третьего буферных регистров с трехстабильными выходами и с третьим входом блокировки

i-ro процессора, четвертый вход элемента 2К-ЗИЛИ соединен с запросом на обращение к блоку буферной памяти

i-го процессора и с выходом поля запроса на обращение к блоку буферной памяти регистра микрокоманд, выход элемента 2И- ЗИЛИ соединен с первым входом элемента ИЛИ, выход первого мультиплексора перестановки байтов соединен с выходом блока памяти констант, с выходом первого буферного о регистра с трехстабильным выходом, с первым информационным входом мультиплексора исходньи данных и с первым информационным входом адресного регистра блока дамяти переходов, выход второго мультиплексора перестановки байтов соединен с информационным входом-выходом i-го процессорного блока, с вторым информационным входом мультиплексора исходных данных и вторым информационным входом адресного регистра блока памяти переходов, третий информационный вход мультиплексора исходных данных соединен с информационным входом i-го процессора, выход блока памяти микрокоманд соединен с информационным входом регистра микрокоманд, информационный вход адресного регистра блока памяти микрокоманд соединен с выходом поля адреса следующей микрокоманды регистра микрокоманд, выход адресного регистра блока памяти переходов соединен с выходом шифратора и с адресным входом блока памяти переходов, выход адресного регистра блока памяти микрокоманд соединен с выходом блока памяти переходов и с первым информационным входом мультиплексора начальной установки выход мультиплексора начальной установки соединен с адресным входом блока памяти микрокоманд, выход элемента

ИЛИ соединен с управляющим входом выборки блока памяти ьикрокоманд и вхо17

1430962

18 дом блокировки распределителя импульсов, выход регистра переходов соединен с первым информационным входом схемы сравнения, выход регистра маски соединен с вторым информационным входом схемы сравнения, информационный вход регистра маски соединен с выходом поля маски регистра микрокоманд, входы установки в "1" регистра 1р переходов соединены с входами инициализации операции i-ro процессора, выходы -полей признака передачи и признака приема данных регистра микрокоманд соединены соответственно с од- 15 ноименными выходами i-ro процессора, выходы поля адреса внешней памяти и поля управления внешней памяти регистра микрокоманд соединены соответственно с информационными входами вто- gp рого и третьего буферных. регистров с трехстабильными выходами, выходы которых соединены соответственно с вторым и третьим информационными выходами i-ro процессора, выходы поля внеш- 25 них управляющих сигналов регистра мик. рокоманд соединены с выходами инициализации операций i-ro процессора, второй информационный вход и управляквций вход. мультиплексора начальной щ установки, второй вход элемента ИПИ, первые синхровходы блока памяти микрокоманд и регистра микрокоманд и второй информационный вход регистра

\ переходов соединены с входами начальной установки i-ro процессора, синхровходы i-ro процессора соединены с синхровходами распределителя импульсов, с первого по восемнадцатый выходы которого соединены соответственно с вторым синхровходом регистра микрокоманд, синхровходом адресного регистра блока памяти микрокоманд, с первым синкровходом регистра переходов, с синхровходом регистра маски, с входами управления третьим состоянием адресного регистра блока памяти переходов и шифратора, с синхровходом блока памяти переходов, с входом управления третьим состоянием адресного регистра блока памяти микрокоманд, с вторым синхровходом блока памяти микрокоманд, с синхровходом блока памяти констант, с входом управления третьим состоянием первого буферного регистра с трехстабильными выходами, с синхровходами адресного регистра блока памяти переходов и операционного блока, с входами управления третьим состоянием первого и второго мультиплексоров перестановки байтов, с синхровходом первого буферного регистра и синхровходами второго и третьего буферных регистров с трехстабильными выходами и с вторым синхровходом регистра переходов.14309б2

1430962

Ч

Ю

1430962

СЮ Вход /О

Of2 Вход И

СИЯ 8мод f2

СИ4 8ход В

СИ5 Вход 34

СИб 8хИ В

8ьиоо

И ддХ7

Фиг. 5

Omeeae

HfKNf

Передацд

РИКОМ dir. У7

Й!раГаака внешних упра5ЛЯГ,МХ СИНЯ ла8

Й, Реда а адреса МОИ

diSe

Omeeue оюза доо ЬполнРми операции, за пцсь резульва ва 6о 5неант приеючик

Вьаады

68,6У

dn Уб

Зьаао

62 дМ8,48

Вь/ход

dn75 дыбы

73, 75

Юл.4б, Й/ход ГЯ

1430962

Запросы ов Пцб1-Ц64 и анемиях усвроаоп5

1430962

1430962 1430962

Есть запрос М1ПРМраоог ки сиий 7а, 1п уарииея/цà. 7b 28/Я) 4meuue симЬыа us РВИ (//enu /7//, 2///, П//елеиен пы 3//, н//). ь

Веабление МК1Рйсхараюерисп ию м4пла

Ююачирикапораара» ОПЕРОНО0 и/дИ /й7

Редь о/"/Ррыйу

М/75 и 2У-25

6/Г,2 М/

DМ00С К ц на ИКЮР ислюewe oneðàöè (цель Л/2) Мвнеи, Ю(ПР И7/Ю Ко

И ХадНОЕРО00/ ЯФРРК знание КОР щикс Оюу

eeoйюЮке ббО (ает 23-20 бЛ 27

ocmoN ка

ЮОюрГ Ъ олщтндеЯ б цепи Я-Я, Рб/2, Я7/2).

Формиро ание признака готоо сп/и ОЛР ОО, иу

Фиксиро5ана тяе ИТ (цРи/ У-20 б2 7 . бормиро w/le фйзичВск030 од

Реса я7ейки лаидпи38,65Е5 (ЦРПи Z3-25

2б/2 27/Л

1с еЖ4с физцЧВСК020 00РВСа

5 0&ХЯаепи х Я Я, и1Я, В(2, елененяы 4

309 0С К ц б8 нд ИКАР шпенад из патти ЭВМ

0перанаа (pena 2.//Г).

14309б2

Есть запрос

НАПР записи резутпата l пОИЯЯь 3ВЦЯ

Р,Ри0p ишь (цепь |8/Я) Еаи зарос

om //ц,б4 наЯП

ФЮИд7 а/?8ранда,4 проа,РЫРеп7 (июле 18/Ф

Ecmb заурбс ош Пцб2 на

Мк/Р цвенця

Опек//Й7, Р приоритет (@ель.28/3

ЦВенуе ц)цзи ческОВО 009 сацг бЮБТ (ахеи Е3- 5., 26/7,27/Я), Я И7 ЯЮ)РОС

O ИЮИЙУ

3 Лб МЮЮ

ЯУИ

48и/8Ы ь/хай/7-У

Omewe раза/ескога адреса из EGZ/2 (кепи О/Л,Л!2

В/2, меиенвы 3/2,4/8> арьанцзаццц яй п)мсб на

Фп?Гния ц3

nuepm// ЯЩ, (4еми Л -2, Й/хиЬ/ 7 У

Ф00МиРО gнце диюмес

/ 080 пдОеса

Юейи /п7" т ри 380

;У" Рсчею4к

"шепчущего удрГС6 ;

О ИПНУЗОЦУ залрасо на юениеизюатац ЭВИфеиЛ-О,бах и7 3 иуи

ONPHA8 фУвеского

Я7/Я) орга Ый7ЙИ73д п>юса и7 3 7M ИУ/66 иепьГГ-Я у,пВи 7;У.

Ес/ж 3 %

МКПРцае" них веку го ююдаюю, 5лраори (аем285) E 430962

Hem запроса

Рг Пх4

Есть заирас ИКПР приема ыс&, npunpumem (цепь 2В(4) (аи 35xgg 7) as ББП5(цепция-252б/4 Z7/4

Нет

Ьев1ленае ИКМ пскЯусперацио

Кса опера ии„У"

Ксдопера ии„Х

Нею

neparnapcr

А

Оосмиа ка сюреЮ Запрос к Й б5на мкЛРзапоси аверандо6 66БН5 результата б newman 28Ю (цепи ГУ-25 2б/4,27/4) (дель Ы/4) Ксюш ИКПР

Фиг.l/ ере а о ризииесксгс адреса вткцпаият

gJ ряора5аяу тщ 5595(сей-25, 5Н,Х7)С); гашение врйзнака КА.

Запрпс ко БЗна ИИ чаеная or åðàèäà из

newman ЯРУ (цепь ГУ/

И пслненае операции,.Х"; за ась результата б мурер ре зулыпаяоб ббй (цепи 2В-2б,2ВА2774) Есть запрос МКОР исполнения опера

2 npuopurnem(pena

Исполнение операции. У"; запирь резулыпава ббурер резульвалоо ЮЮ/75 (цепи 2325,2бД,27Д

143096 2

Составитель А,Афанасьев

Редактор А.Ревин Техред,Л.Сердюкова Корректор М.Пожо

Тираж 704 Подписное

В11ИИПИ Государственного комитета СССР по делам изобретений и открытий

113035, Москва, Ж-35, Раушская наб., д„ 4/5

Заказ 5344/51

П оизводственно-полиграфическое предприятие, г. Ужгород, ул. Проект а о тная 4