Адаптивная система обработки данных

 

Изобретение относится к вычислительной технике и может быть использовано в измерительно-вычислительных комплексах и авто 1атизированных системах управления на основе мультипроцессорных вычислительных систем. Целью изобретения является увеличение пропускной способности системы в режиме обработки взаимозависимых заявок за счет уменьшения времени простоя процессоров в последовательном режиме работы системы . Поставленная цель достигается тем, что в систему введены N двунаправленных переключателей, где N определяется числом процессоров в системе, а в каждый процессор введены элемент И, демультиплексор, блок буферной памяти. 18 ил. (Л

СОЮЗ СОВЕТСКИХ

СОЦИАЛИСТИЧЕСКИХ

РЕСПУБЛИК цц 4 Г 06 F 15/16

ОПИСАНИЕ ИЗОБРЕТЕНИЯ

H А ВТОРСИОМУ СВИДЕТЕЛЬСТВУ

ГОСУДАРСТВЕННЫЙ КОМИТЕТ

ПО ИЗОБРЕТЕНИЯМ И ОТКРЫТИЯМ

ПРИ ГКНТ СССР (21) 4212713/24-24 (22) 19.03.87 (46) 15. 01 . 89. Бюл. У. 2 (71) Ярославский государственный университет (72) В.А.Курчидис (5Я 681. 325(088. 8) (56) Авторское свидетельство СССР

У 742943, кл. G 06 F 15/16, 1980.

Авторское свидетельство СССР

Р 1241250, кл. G 06 F 15/16, 1986.

Авторское свидетельство СССР

У 1312596, кл. Г 06 F 15/16, 1987.

Авторское свидетельство ССЯР

В 92666?, кл. G 06 F 15/ 16, 1982.

„„SU„„ ll 451712 А 1

° (54) АДАПТИВНАЯ СИСТИ1А ОБРАБОТКИ ДАННЫХ (57) Изобретение относится к вычислительной технике и может быть использовано в измерительно-вычислительных комплексах и автоматизированных системах управления на основе мультипроцессорных вычислительных систем. Целью изобретения является увеличение пропускной способности системы в режиме обработки взаимозависимых заявок за счет уменьшения времени простоя процессоров в последовательном режиме работы системы. Поставленная цель достигается тем, что в систему введены N двунаправленных переключателей, где N определяется числом процессоров в системе, а в каждый процессор введены злемент И, демультиплексор, блок буферной памяти. 18 ил.

1451712

Изобретение относится к вычисли тельной технике и может быть использовано в измерительно-вычислительных комплексах и автоматизированных сис- 5 темах управления на основе мультипроцессорных вычислительных систем.

Цель изобретения — увеличение пропускной способности системы в режиме обработки взаимозависимых за- 10 явок за счет уменьшения времени простоя процессоров в последовательном режиме работы системы.

На фиг. 1 представлена структурная схема системы; на фиг. 2 — схема бло- 15 ка выполнения операций; на фиг. 3— система команд; на фиг. 4 — схема блока коммутации; на фиг, 5 схема блока двунаправленных пере.ключателей; на фиг, 6 — схемы блоха 20 буферной памяти и логического блока; на фиг. 7 — схема арифметико-логи,ческого блока; на фиг. 8 — временная диаграмма; .на фиг. 9 вЂ, система микрокоманд; на фиг. 10 — схема блока обмена; на фиг. 11 — его вреI менная диаграмма; на фиг. 1? — система микрокоманд; на фиг. 13 — схемы элементов коммутации, входящих в состав арифметико-логического блока и блока обмена; на фиг. 14 — схема элемента коммутации; на фиг. !5 схема блока памяти; на фиг. 16 схема блока подключения магистрали; на фиг. 17, 18 — блок-схемы алгоритмов работы процессоров в системе.

Адаптивная система обработки дан- ных содержит блок 1 памяти заявок, процессоры 2, каждый из которых содержит блок 3 коммутации, блок 4 выполнения операций, элемент ИЛИ 5, элемент И 6, демультиплексор 7, блок.8 буферной памяти, магистраль

9 передачи сигналов, разделенную на секции через блоки 10 двунаправленных 45 переключателей и содержащую шину 11 адреса, шину 12 данных, магистраль 13 выдачи, магистраль 14 приема, магистраль 15 запроса, магистраль 16 занятости, магистраль 17 запроса за" M хвата и магистраль 18 выхода ответа; магистраль 19 задания режима, выход

20 разрешения, вход 21 запроса, первую связь 22 запроса, вторую связь

23 запроса, связь 24 записи, первую связь 25 запуска, вторую связь 26 запуска, связь 27 обращения, связь

28 опроса, связь 29 сигнала "Пуст", связь 30 сигнала Заполнен".

Блок 4 выполнения операций содержит блок 31 памяти, счетчик 32 команд, дешифратор 33, первую связь 34 управления, вторую связь 35 управления, третью связь 36 управления, четвертую связь 37 управления, пятую связь 38 управления, элемент ИЛИ 39, арифметико-логический блок 40, блок

41 обмена, блок 42 подключения магистрали, шину 43 команд, связи 44, 45 исполнения, адресную связь 46, информационную связь 47 выдачи, связь 48 приема, связь 49 захвата, связь 50 разрешения захвата.

Блок 3 коммутации содержит элементы И 51-55, элемент ИЛИ 56.

Блок 10 двунаправленных переключателей содержит двунаправленные переключатели 57-63.

Логический блок 7 содержит два элемента И 64 и 65, а блок 8 буферной памяти — счетчик 66 адреса записи, дешифратор 67 адреса записи, счетчик 68 заполнения, счетчик 69 адреса считывания, дешифратор 70 адреса считывания, входной регистр

71, блок 72 памяти, выходной регистр 73 °

Арифметико-логический блок 40 содержит блок 74 приема-передачи, регистр 75, блок 76 регистров общего назначения, сумматор 77, сдвигатель 78, регистр 79 состояния, элемент 80 коммутации, дешифратор 81 микрокоманд, регистр 82.микрокоманд, формирователь 83 синхроимпульсов.

Блок 41 обмена содержит блок 84 приема, блоки 85, 86 приема-переда-. чи, элементы 87, 88 коммутации, регистр 89, коммутатор 90, дешифратор

91 микрокоманд, формирователь 92 синхроимпульсов, элемент И 93, регистр 94 микрокоманд, элемент

ИЛИ 95.

Элемент 80 коммутации содержит элементы И 96, 97, элемент ИЛИ 98; элемент 87 коммутации — элементы

И 99, 100, элемент ИЛИ 101; элемент

88 коммутации — элементы И 102, 103, ключевые элементы 104, 105, элемент

ИЛИ 106.

Блок 31 памяти содержит регистры

107, 108 адреса, узел 109 памяти.

Блок 4? подключения магистрали содержит элементы И 110-113, триггер

114, ключевые элементы 115, 1 16.

Система работает в одном из двух режимов обработки заявок: параллель1451 ном или последовательном. Вид режима обработки зависит от значения сигнала на магистрали 19 задания режима. В зависимости от заданного режима ра5 бота системы протекает следующим образом.

Режим параллельной обработки заявок.

Исходное состояние: все процессоры 2 свободны, блок 8 буферной памяти пуст, значение сигнала на магистрали

19 задания режима равно "1".

В этом случае каждый процессор 2 выдает сигнал запроса, который фор- 15 мируется блоком 4 выполнения операций всякий раэ после окончания алгоритма обработки выборки, С выхода опроса блока 4 выполнения операций этот сигнал проходит по связи 28 на 20 первый вход элемента И 64 демультиплексора 7, далее — на его выход (так как сигнал "Пуст" на связи 29 равен "1") и поступает по второй связи 23 запроса на . второй вход . 25 элемента ИЛИ 5. На первый вход элемента ИЛИ 5 в режиме параллельной обработки поступает сигнал от блока 3 коммутации, формирующийся из запросов последующих процессоров. Сигнал на 30 первой связи 22 запроса (выход элемента И 6) в этом режиме всегда равен

"0", так как на первый инверсный вход элемента И 6 подано значение сигнала "1".

Объединяясь через элементы ИЛИ 5, все запросы поступают на вход 21 запроса блока 1 памяти заявок. По сигналу запроса блок 1 при наличии в нем заявки выдает с адресного и 40 информационного выходов в магистраль

9 передачи сигналов код номера канала и код выборки соответственно, которые устанавливаются на шине 11 адреса и шине 12 данных. С выхода 20 45 разрешения блока 1 памяти заявок выдается сигнал разрешения.

Все двунаправленные переключатели

57-63 блоков 10 двунаправленных переключателей замкнуты под действием 5р единичного сигнала на магистрали 19 .

Поэтому отдельные секции магистрали образуют единую системную магистраль

9 передачи сигналов.

В параллельном режиме сигнал разрешения проходит последовательно через блоки 3 коммутации процессоров 2 и включает последний процессор в работу. Включение процессора осущест712

4 вляется сигналом по первой связи 25 запуска на первый запускающий вход блока 4 выполнения операций. При этом в блок 4 считываются коды номера канала и выборки с шин 11 и 12 соответственно. Одновременно блокируется сигнал опроса, поступающий по связи

28 с блока 4 (аннулируется запрос данного процессора), что служит разрешением включения в работу предыдущего процессора, Сигналы на связях

26 и 24 всегда равны "0", поэтому состояние блока 8 буферной памяти не меняется и этот блок в режиме параллельной обработки не используется, Тем самым создается топологический приоритет процессоров по мере удаления их от блока 1 памяти заявок.

По номеру канала, считанному в блок

4 выполнения операций, определяется программа обработки заявки. Так как длительность обработки в общем случае является величиной случайной, то. произвольной является и последовательность включений процессоров 2 в работу по мере их освобождения.

Тем самым обеспечивается непрерывность работы всех процессоров и отсутствие простоев в их работе.

Алгоритм работы системы в режиме параллельной обработки заявок показан на фиг. 17.

Режим последовательной обработки заявок.

Исходное состояние: все процессоры

2 свободны, блок 8 буферной памяти пуст (значение сигнала на выходе 29 равно "1", а на выходе 30 — "0"), значение сигнала на магистрали 19 задания режима равно "0".

В этом режиме двунаправленные переключатели 57-63 блоков 10 двунаправленных переключателей разомкнуты. Поэтому магистраль 9 передачи

Э сигналов оказывается разделенной на электрически не связанные секции.

При этом в системе организуются независимые связи передачи — приема между парами соседних процессоров по шинам 12 данных магистральных секций.

B начальный момент в каждом процессоре 2 формируются, одновременно два сигнала запроса. Во-первых, свободный блок 4 выполнения операций выдает сигнал с выхода опроса, поступающий по связи 28 через демультиплексор 7 на второй вход элемента

1451712

ИЛИ 5 по связи 23 в качестве сигнала первого запроса. Во-вторых, на выходе элемента И 6 формируется сигнал второго запроса (так как значение сигнала "Заполнен" на связи 30 равно "0"), поступающий по связи 22 на третий вход элемента ИЛИ 5 и на информационный вход блока 3 коммутации.

Сигнал второго запроса при работе в последовательном режиме постоянно поступает через элемент ИЛИ 5 на вход запроса блока 3 коммутации предыдущего процессора 2 до тех пор, пока не заполнится блок 8 буферной 15 памяти.

При поступлении сигнала запроса на вход 21 запроса блок 1 памяти заявок выдает с выхода 20 сигнал разрешения в первый процессор и выдает код заявки 20 на шину 12 данных первой магистральной секции. В этом режиме все заявки из блока 1 последовательно поступают только на первый процессор 2, так как нулевое значение сигнала на ма- 25 гистрали 19 задания режима запрещает сквозное прохождение через них сигнала разрешения, В этом случае алгоритм обработки заявок однозначно определяется порядковым номером за- 30 явок, поэтому шина адреса не задей ствуется.

Появление сигнала разрешения на входе разрешения блока 3 коммутации первого процессора 2 инициирует выдачу с выхода записи блока 3 по связи 24 сигнала записи, который записывает в блок 8 буферной памяти код выборки с шины 12 данных первой магистральной секции. Поскольку блок 8 теперь не пуст, то сигнал запроса, поступающий с выхода опроса блока 4 по связи 28 в логический блок 7, формирует на связи 26 сигнал, который запускает блок 4, а также передает в него из блока 8 выборку, которую блок 4 начинает обрабатывать по соответствующему алгоритму частичной обработки. При этом сигнал с выхода опроса блока 4 снимается. В то время как блок 4 выполняет первую часть алгоритма обработки заявки сигнал первогО запроса про-= цессора сохраняется, поэтому блок 1 памяти заявок продблжает выдавать заявки, которые записываются в узел 8 буферной памяти данного процессора 2, Эта передача заявок заканчивается

55 при полном заполнении блока 8 буферной памяти.

Блок 4 выполнения операций первого процессора 2, выполнив первую часть алгоритма обработки заявки, выдает с выхода обращения по связи 27 сигнал обращения в блок 3 коммутации. Если при этом на входе запроса блока 3 имеется сигнал запроса от второго процессора 2, то блок 3 выдает с выхода разрешения сигнал, поступающий на вход разрешения блока 3 второго процессора 2.

Во втором процессоре 2 блок 3 коммутации сигналом с выхода записи по связи 24 передает в блок 8 буферной памяти этого процессора результат частичной обработки заявки (проведенной первым процессором) по шине 12 данных второй магистральной секции, куда он поступил из первого процессора. По сигналу с выхода опроса бло" ка 4 выполнения операций, поступающему по связи 28, демультиплексор 7 выдает по связи 26 сигнал управления, который поступает на второй запускающий вход блока 4 выполнения операций, а также передает данные из блока 8 в блок 4 для последующей обработки, т.е. для выполнения второй части алгоритма. Аналогичным образом происходит включение в работу остальных процессоров 2.

Поскольку в этом режиме формирование сигнала запроса и прием информации в блок 8 буферной памяти процессоров 2 не связаны с окончанием выполнения части алгоритма, то существенно сокращаются простои процессоров 2 из-за неравномерности длин частей алгоритмов. Подобрав соответствующим образом объем памяти блока 8, можно практически полностью исключить простои в системе. Более того, прием информации в блок 8 процессоров 2 и выдача информации из процессоров в этом режиме выполняются независимо ввиду разделения магистрали 9 передачи сигналов на несвязанные, секции, что дополнительно сокращает простои процессоров в системе, Алгоритм работы процессоров 2 системы в режиме последовательной обработки заявок показан на фиг. 18.

Логика формирования сигналов, управляющих работой процессоров 2 в системе в нужном режиме, реализу1451712 процессора. ется в блоке 3 коммутации, элементе

И 6, демультиплексоре 7. формула и з о б р е т е н и я

Адаптивная система обработки данных, содержащая блок памяти заявок и N процессоров,,каждый из которых содержит блок выполнения операций, блок коммутации и элемент ИЛИ, причем вход запроса блока памяти заявок подключен к выходу элемента ИЛИ первого процессора, вход разрешения блока памяти заявок подключен к входу разрешения блока коммутации первого процессора, первый вход элемента ИЛИ каждого процессора подключен к выходу запроса блока коммутации того же процессора, выход разрешения блока коммутации i-ro (i = 1,М) процессора подключен к входу разрешения блока коммутации (i+1)-ro процессора, первый запускающий вход блока выполнения операций каждого процессора подключен к запускающему входу блока коммутации того же процессора, выход обращения блока выполнения операций подключен в каждом процессоре к входу обращения блока коммутации, вход запроса блока коммутации i-го процессора подключен к выходу элемента

ИЛИ (i+1)-го процессора, входы задания режима блока коммутации каждого процессора соединены между собой и являются одноименным входом системы, отличающаяся тем, что, с целью увеличения пропускной способности системы при обработке вза-. имозависимых заявок за счет уменьшения времени простоя процессоров в последовательном режиме работы системы, в нее введены N двунаправленных переключателей, вход задания режима системы подключен к входу задания режима каждого из двунаправленных переключателей, вход адреса блока памяти заявок подключен к выходу адреса пер ого двунаправленного переключателя, вход-выход данных блока памяти заявок подключен к входам-выходам данных первого двунаправленного переключателя и первого про10

3G

4G

50 цессора, выход запроса первого двунаправленного переключатепя подключен к входу 1 Ответ первого двунаправленного переключателя, вхо ы-выходы адреса данных выдачи, приема, запроса, занятости i ãî двунаправленного переключателя подключены к соответствующим входам-выходам

i-го процессора и (i+1)-ro двунап— равленного переключателя, выход

Запрос захвата" i-го двунаправленного переключателя подключен к

ll входу Запрос захвата i-го процессора, выход Ответ" -го процессора подключен к входу "Отве " (i+1) — го двунаправленного переключателя, причем в каждый процессор введены элемент И, демультиплексор, блок буферной памяти, информационный вход демультиплексора подключен к выходу опроса блока вьпголнения операций, а управляющий вход демультиплексора подключен к входу нпуск(! блока буферной памяти, первый выход демультиплексора подключен к второму запускающему входу блока выполнения операций и к входу считывания блока буферной памяти, второй выход демультиплексора подключен к второму входу элемента ИЛИ, первый вход эцемента И подключен к выходу заполнения блока буферной памяти, второй вход элемента И подключен к входу задания режима системы, а его выход подключен к третьему входу элемента ИЛИ и к первому входу запроса блока коммутации, выход признака записи которого подключен к входу признака записи блока буферной памяти, информационный выход которого подключен к информационному входу блока выполнения операций, вход-выход данных .блока буферной памяти является входом-выходом данных процессора, входы-выходы адреса, данньл., выдачи, приема, запроса и занятости блока выполнения операций являются соответствующими входами-выходами процессора, вход

Запрос захвата" и выход Ответ" блока выполнения операций являются соответствующими входом и выходом 1451712

1451712

1ч 51712 женин еддю2

ОСа 0т паспеУую.

l4880 Я дв креИ3ущеге Ю 1451712

If пасЫунщеюу Ч

tbt35 КЗУ

i453712

1451712

От среди дуи ееа 2

I 451 712

Ото

Фиг. Ю

crteи4еед 2

1451 712

1451712 начая дИача сигиаяа троса as dn,4

Выдача сигнааа перВого зареса ho сузи 22 бчитыбание P.Ч.О заяРки зяае е ЮчгФ

0Сраоевка(частмчнав) зая «а

8мдача сйгнааа ефащеииеиз

Ест йю

° за рос ет 3хяе9яющяе щ ечесбф)а

Яг

ar ача ситала разреииния

0 тмед юи ий процессор

8N8e9c Рч.0. заяви е тсраЕ ю ий nо оссор нямие саенааа пе1еЕоео запроа

Выдача сигнала опроса us м

Составитель Б. Резван

Техред А.Кравчук Корректор С.Шекмар

Редактор И. Рыбченко

Заказ 7082/48 Тираж 667 Подписное

ВНИИПИ Государственного комитета по изобретениям и открытиям при ГКНТ СССР

113035, Москва, Ж-35, Раушская наб., д. 4/5

Производственно-полиграфическое предприятие, r. Ужгород, ул, Проектная, 4

Есть синап разрежение иа

8l. аз

Аа (читнбание P. Ч.0 заябни с иьины !2 В узеяЮ бнаючение яока Ф по Втооонд запускающему В оду 2а.

Гняписе сигнааа оп оса

Есть сигнае„раполнен "ие

"дзюаВ

Р.Ч.О. -pesynsmum частичной

Ираоолма