Логическое запоминающее устройство

 

Изобретение относится к вычислительной технике и может быть использовано в специализированных микропроцессорных системах для параллельной обработки больших массивов информации в реальном масштабе времени. Целью изобретения является повышение достоверности функционирования устройства за счет его самодиагностиро вания. Устройство содержит накопитель 1 на регистрах 2 сдвига, блок 3 определения знака числа, блок 4 управления , буферный регистр 5 числа, сумматор 6, первый 7 и второй 8 выходные регистры числа, элементы ИЛИ 9, сигнатурный регистр 10,мультиплексор 11, блок 12 контроля, элемент НЕ 13, блок 14 местного управления. Уст ройство работает в режимехранения информации, в режиме обработки инфор мации и в режиме самодиагностирования . 6 ил. - с (Л

СОЮЗ СОВЕТСНИХ

СОЦИАЛИСТИЧЕСНИХ

РЕСПУБЛИН

„„SU„, 1451772 А1 (д) 4 G 11 С 15/00

ОПИСАНИЕ ИЗОБРЕТЕНИЯ

К А BTOPCHOMV СВИДЕТЕЛЬСТВУ

ГОСУДАРСТВЕННЫЙ НОМИТЕТ

ПО ИЗОБРЕТЕНИЯМ И OTHpblTHRM

ПРИ %HT СССР (21) 4 13633 7/24-24 (22) 11.07.86 (46) 15,01.89. Бюл. ¹ 2 (71) Ленинградский институт авиационного приборостроения и Ленинградский научно-исследовательский институт физической. культуры (72) В.А. Бородулин, Е.Е.Владимиров, М.Г.Давыдова, M.Ñ.Êóïðèÿíoâ и А.В.Смекалов (53) 68 1.327(088,8) (56) Авторское свидетельство СССР № 942152, кл. С 11 С 15/00, 1980.

Авторское свидетельство СССР

¹ 1394239, кл . G 11 С 15/00, 1985. (54) ЛОГИЧЕСKOE ЗАПОМИНАЮЩЕЕ УСТРОЙСТВО (57) Изобретение относится к вычислительной технике и может быть использовано в специализированных микропроцессорных системах для параллельной обработки больших массивов информации в реальном масштабе времени.

Целью изобретения является повышение достоверности функционирования устройства за счет его самодиагностиро» 1 вания. Устройство содержит накопитель 1 на регистрах 2 сдвига, блок

3 определения знака числа, блок 4 управления, буферный регистр 5 числа, сумматор 6, первый 7 и второй 8 выходные регистры числа, элементы ИЛИ

9, сигнатурный регистр 10,мультиплексор 11, блок 12 контроля, элемент НЕ

13, блок 14 местного управления. Уст- а ройства работает в режиме хранения

Ж информации, н ранима обработан амфор- (/) мации и в режиме самодиагностирования. 6 ил.

1451772

Изобретение относится к вычислительной технике и может быть использовано в специализированных микропроцессорных системах для параллельной обработки больших массивов инфор5 мации в реальном масштабе времени.

Цель изобретения — повышение достоверности функционирования устройства, 10

На фиг. 1 изображена структурная схема логического запоминающего устройства; на фиг. 2 — 6 — функциональные схемы наиболее предпочтительных вариантов выполнения: сигнатурного регистра, блока контроля, блока местного управления, мультиплексора, блока управления.

Устройство содержит (см. фиг. 1) накопитель 1 на регистрах 2 сдвига, блок 3 определения знака числа, блок

4 управления, буферный регистр 5 числа, сумматор 6, первый 7 и второй

8 выходные регистры числа, элементы

ИЛИ 9, сигнатурный регистр 10, мультиплексор 11, блок 12 контроля, элемент НЕ 13 и блок 14 местного управления.

Сигнатурный регистр 10 (см. фиг.

2) содержит и элементов И 15, и эле- 30 ментов И-НЕ 16, и элементов И 17, и элементов ИЛИ 18, и элементов ИСКЛЮЧАЮЩЕЕ ИЛИ 19, и триггеров 20, и элементов И 21, элемент ИСКЛЮЧАЮЩЕЕ ИЛИ

22, где n — число разрядов регистра.

Сигнатурный регистр 10 и буферный регистр 5 числа имеют аналогичную функциональную структуру.

Блок 12 .контроля (см. фиг . 3) содержит элементы И 23 и 24, элемент 40

ИСКЛЮЧАЮЩЕЕ ИЛИ 25, элемент ИЛИ 26, элемент И 27, элемент 28 задержки, триггер 29 и элемент И 30.

Блок 14 (см. фиг. 4) содержит элемент 31 задержки, элемент ИСКЛЮ- 45

ЧАЮЩЕЕ ИЛИ 32, элемент 33 задержки, элементы И 34-36,элемент ИСКЛЮЧАЮЩЕЕ

ИЛИ 37, элемент ИЛИ 38, триггеры 39 и 40, дешифратор 4 1, элементы ИЛИ

42 45 и элемент И 46.

Мультиплексор 11 (см. фиг. 5) содержит первую группу элементов И 4753, вторую группу элементов И 54-60, третью группу элементов И 61-67, элементы ИЛИ 68-74, элементы И 75-77.

Блок 4 управления (см. фиг. 6) содержит генератор 78 тактовых импульсов, элементы И 79 и 80, генератор

81 одиночных импульсов, делитель 82, частоты, элементы И 83-93, элементы

ИЛИ 94 и 95, элементы И 96 и 97, триггеры 98-101,,элементы ИЛИ 102, триггеры 103-105, элемент ИЛИ 106, элемент 107 задержки, элемент И 108, элементы ИЛИ 109 и 110, триггеры 111 и 112.

Все блоки, из которых состоит устройство, могут быть выполнены на широко распространенной элементной базе, например, серии К155.

Логическое запоминающее устройство работает в режиме хранения информации, в режиме обработки информации и в режиме самодиагностирования.

Режимы работы устройства определяются управляющими сигналами, поступающими с шин управления на мультиплексор 11 и далее на блок 4 управления и блок 14, В режиме хранения информации устройство производит запись входной информации.: запись первого операнда в прямом коде, запись первого операнда в обратном коде, запись второго операнда в прямом коде, запись второго операнда в обратном коде, запись выходной информации в прямом коде и в обратном коде, считывание информации.

При записи информация поступает на сигнатурный регистр 10, работающий в режимах хранения в обработки как обычный регистр, причем каждый из двух операндов поступает на свои соответствующие группы разрядов .регистра. Затем по управляющему сигналу из блока 4 управления с первой или второй части сигнатурного регистра 10 информация через элементы ИЛИ

9 поступает на буферный регистр 5 числа, в котором может произойти преобразование прямого, кода числа в об ратный в зависимости от режима, установленного управляющими сигналами из блока 4 управления. С выхода буферного регистра 5 числа, также работающего в режимах хранения и обработки как обычный регистр, информация поступает через информационные входы накопителя 1 в первые разряды регистров 2 сдвига. Регистры переключаются на режим хранения. При поступлении следующего числа на сигнатурный регистр 10 в регистрах 2 сдвига накопителя 1 производится сдвиг записанной информации на один разряд, 3 145177 и передача записываемой информации в . накопитель 1 происходит аналогично.

При записи выходной информации по сигналу сдвига из блока 4 управле5 ния код числа по цепям регенерации (на фиг. 1 не показаны) из накопи/ теля 1 поступает на информационные входы буферного регистра 5 числа.

Затем в зависимости от режима, зада- 1ð ваемого блоком 4 управления, в прямом или обратном коде информация поступает в накопитель 1 для перезаписи в регистры 2 сдвига.

При считывании информации по сиг- 1б налу сдвига из блока 4 управления код числа с выходов регистров 2 сдвига выдается на выходы устройства и поступает по цепям регенерации на первый 7 и второй 8 выходные регист- 2р ры для обработки или перезаписи — на буферный регистр 5 числа.

В режиме обработки информации устройство реализует сложение и вычитание выходной информации, сложение и 25 вычитание входной и выходной ийформации, сложение и вычитание первого входного операнда и выходной информации, сложение и вычитание второго входного операнда и выходной информа- Зр ции.

При сложении и вычитании входной информации устройство работает следующим образом.

Информация по входам первого и второго операндов поступает на информационные входы сигнатурного регистра

10 и одновременно в блок 3 определения знака числа, который служит для определения знака результата сложе>

/ ния и вычитания. Если знаки операндов совпадают, то н сумматоре 6 производится обычное арифметическое сложение операндов. Результат суммирования через элементы ИЛИ 9 поступает на буферный регистр 5 числа и далее на разрядные входы накопителя 1. Знак суммы из блока 3 определения знака числа поступает непосредственно на знаковый вход накопителя 1. Если знаки операндов не совпадают, то на выходе блока 3 формируется сигнал, управляющий преобразованием кода суммы в буферном регистре 5 числа, а на выходах 1 или 3 блока 3 появляется сигнал, управляюший преобразованием кода первого или второго числа в сигнатурном регистре 10, причем в обг

4 ратный код преобразуется всегда большее из чисел.

Операция вычитания в обратных кодах реализуется через операцию сложения с операндом обратного знака.

В этом случае после суммирования и преобразования суммы в обратный код в буферном регистре 5 числа получается результат алгебраического сложе- . ния, равный разности чисел, который одновременно со знаком суммы записывается в соответствующих разрядах на" копителя 1. После сигнала сдвига из блока 4 управления производится обработка следующих чисел .

При обработке выходйой информации по сигналу сдвига из блока 4 управления информация иэ накопителя 1 поступает на входы устройства через первый

7 и второй .8 выходные регистры, а дальше обрабатывается, как и в случае обработки входной информации.

В режиме обработки входной и вы" ходной информации в случае сложения первого операнда с выходной информацией на разряды первого операнда сигнатурного регистра 10 поступает нходная информация, а на разряды второго операнда — выходная информация с накопителя 1 через второй выходной регистр 8 и соответственно в случае сложения второго операнда с вьмодной информацией. Далее процесс происходит аналогично режиму обработки входной информации.

Режим тестового самодиагностирова« ния инициируется подачей сигнала

"Контроль" на вход мультиплексора и далее на блок 14. После этого инфор-. мация на шинах управления перестает влиять на функционирование устройства, Блок 14 с помощью элемента 31 задержки и элемента 32 ИСКЛЮЧАЮЩЕЕ ИЛИ формирует импульс сброса на одноимен-; ные входы регистров 5 и 10. Через интервал времен, определяемый элементом 33 задержки, формируются управляющие сигналы сдвига и записи, определяющие режимы работы регист" ров 5 и 10.

Самодиагностирование проводится в два этапа. На первом этапе сигнатурный регистр 10 является генератором псевдослучайного теста. В это время запись в регистр невозможна, а осуществляется только сдвиг информации в регистре 10 и выдача ее параллельно по всем выходам. Для инициализа

5 145 ции регистра 10 необходимо в момент сброса установить один разряд в единицу. Это можно осуществить, например, подключением входа 8 сигнатурного регистра 10 для первого разряда регистра не к входу сброса триггера 20, а к входу установки. Благодаря наличию линейных обратных связей и суммирования по модулю 2, реализуемого элементом ИСКЛЮЧАЮЩЕЕ ИЛИ 22, на выходы регистра 10 последовательно будут выданы все возможные комбинации, Номера разрядов, выходы которых подключаются к входам элемента

ИСКЛЮЧАЮЩЕЕ ИЛИ 22, определяются разрядностью сигнатурного регистра.

На первом этапе самодиагностирования проверяют я блоки и связи, расположенные на пути прохождения информации от сигнатурного регистра

10 к буферному регистру 5 числа, работающему на этом этапе как анализатор тестовых реакций проверяемой части устройства..Регистр 5 осуществля-. ет не только сдвиг информации, но и параллельную запись со всех входов

4. В момент окончания этапа самодиагностирования в регистре 5 остается двоичный код свертки кодов тестовых реакций. Момент окончания этапа контроля, как первого, так и второго, фиксируется соответствующим элементом И блока 12. Элемент И по приходу с сигнатурного регистра — генератора кода, соответствующего последнему тестовому набору, останавливает этап контроля и посыпает в блок 14 сигнал

"Конец фазы...". Код последнего тестового набора необходимо определить заранее. После этого физически реализуются связи прямого или инверсного выходов каждого разряда регистра с соответствующим элементом И таким об-. разом, чтобы в момент окончания этапа на входах"элемента И .появились все единичные сигналы. В регистре— анализаторе, в этот момент находится код свертки тестовых реакций проверяемого участка схемы. Соответствие этого кода некоторому заранее определенному позволяет сделать вывод об исправности тестируемого участка, Однако на первом этапе ответ на

;вопрос об исправности части схемы не дается, Это связано с тем, что данный метод диагностирования удобно применять в СБИС, где интересен результат контроля всей схемы, а не

1772 какой-то ее части, в то время как конкретизация результатов проверки повлекла бы дополнительные аппаратурные затраты.

Блок 14, получив сйгнал об окончании первого этапа, формирует новую конфигурацию управляющих сигналов, переводя сигнатурный регистр 10

10 в режим анализатора, а буфернйй регистр 5 числа — в режим генератора.

При этом начальным тестовым воздействием служит код, оставшийся в регистре 5 после первого этапа диагностирования. Последовательно сдвигая его с суммированием по модулю 2, регистр последовательно выставляет на выходах все возможные двоичные комбинации.

20 На втором этапе самодиагностирования проверяются блоки и связи, которые не были проверены на первом этапе. После окончания этапа в сигнатурном регистре 10 остается код свертки, 25 определяющий исправность всего устройства. Этот код фиксируется селектором, выполненным на элементе И 27 блока 12, который вырабатывает сигнал

"Результат", Блок 14 в ответ на сиг30 нал "Конец фазы 2" вырабатывает сигнал "Окончание контроля", оповещающий внешние устройства о том, что результат самодиагностирования выставлен на соответствующей шине.

Синхронизация сигнатурных регистров 5 и lO осуществляется разными фронтами тактового импульса благодаря наличию элемента НЕ 13, Интервал времени между фронтами должен быть

40 таким, чтобы проверяемая схема успела выработать реакцию на тестовое воздействие, В случае сбоя в самом сигнатурном регистре и возможной ситуации непо4Б явления комбинации, соответствующей моменту окончания этапа, логические схемы блока 12 выставят сигнал "Сбой по условию", что влечет за собой выдачу неправильного, результата контро

БО ля независимо от номера фазы контроля. Ключевым элементом в данной логике блока 12 является элемент 28 задержки. Время его срабатывания выбирается заведомо больше, чем время npogg хождения самой длинной фазы самодиагностирования.

Управляющие сигналы, определяющие функционирование блока 4 управления и устройства в целом, в режиме само7 14517 диагностирования необходимо подавать с выходов произвольных разрядов сигнатурного регистра — генератора, на каждом этапе контроля. Эту функцию

5 выполняет мультиплексор 11, На элементах И 75-77 построен шифратор, который выделяет запрещенные с точки зрения блока 4 управления комбинации управляющих сигналов (например, пара

1-й операнд — 2-й операнд) и преобразует их в разрешенные ° При этом ситуация сводится к повтору некоторых участков теста, что несущественно с точки зрения результата контроля, по- 15 скольку эталонный код свертки тестовых реакций всего устройства в любом случае должен быть определен заранее.

Данный способ генерации теста является исчерпывающим для проверки Z0 комбинационных схем. Однако в предлагаемом устройстве присутствуют элементы памяти (регистры 2 сдвига и триггеры блока 4 управления). Поэтому контроль в данном случае можно на- 25 звать исчерпывающим в смысле перебора всех возможных входных комбинаций, но не в смысле перебора всех возможных состояний диагностируемого устройства. Но организация перечисленных 30 элементов памяти на сигнатурных регистрах привела бы к значительному увеличению сложности и аппаратных затрат, тем не менее тестирование с подобным неполным перебором состоя35 ний с достаточной вероятностью, обусловл е нной пр е обладанием комбинационных элементов в предлагаемом устройстве, выявит возможную неисправность.

Формула изобретения

Логическое запоминающее устройство, содержащее накопитель на регистрах свига, блок определения знака числа, 45 блок управления, буферный регистр числа, сумматор, элементов ИЛИ,первый и второй выходные регистры числа, причем выходы буферного регистра числа подключены к информационным входам 50 регистров сдвига, выходы которых соединены поразрядно с информационными входами буферного регистра числа, перваго и второго выходных регистров числа и являются информационными выхода 55 ми устройства, выходы сумматора подключены к первым входам элементов

ИЛИ, выходы которых подключены к информационным входам буферного регист72 ра числа, выходы первого выходного регистра числа соединены поразрядно с входами первой группы блока определения знака числа и являются входами и выходами первого операнда устройства, выходы второго выходного регистра числа соединены поразрядно с вхоами второй группы блока определения нака числа и являются входами и выходами второго операнда устройства, с первого по,третий выходы блока определения знака числа соединены с соответствующими входами выборки кода числа блока управления, четвертый выход блока определения знака числа подключен к информационному входу первого регистра сдвига, стробирующий вход буферного регистра числа соединен с вторым выходом блока определения знака числа, выходы первой группы блока управления подклю- * чены соответственно к входам установки и сдвига регистров сдвига, выходы второй группы блока управления соединены соответственно с входами приема и выдачи первого и второго выходных регистров числа, выходы третьей группы блока управления подключены соответственно к входам приема и выдачи буферного регистра числа, отличающееся тем,что, с целью повышения достоверности функционирования устройства, в него введены мультиплексор, сигнатурный регистр, блок контроля, блок местного управления и элемент НЕ, причем ин формационные входы первой и второй групп сигнатурного регистра подключены к выходам первого и второго выходных регистров числа соответственно, выходы первой группы сигнатурного регистра соединены с входами первой группы сумматора и вторыми входами элементов ИЛИ, выходы второй группы сигнатурного регистра соединены с входами второй группы сумматора и третьими входами элементов ИЛИ, выходы третьей группы сигнатурного регистра соединены с четвертыы входами элементов ИЛИ, выходы четвертой группы снгнатурного регистра подключены к информационным входам первой группы блока контроля и мультиплексора; выходы буферного регистра числа подключены к информационным входам второй группы блока контроля и мультиплексора, выходы которого соединены с информационными входами бло"

9 145 ка управления, первый выход блока местного управления. соединен с входами сдвига буферного-регистра чисъ ла и сигнатурного регистра, второй выход блока местного управления соединен с входом записи буферного регистра числа и первым входом записи блока контроля, третий выход блока местнбго управления соединен с входами сброса буферного регистра числа и сигнатурного регистра, четвертый выход блока местного управления соединен с вторым входом записи блока контроля и входом записи сигнатурного регистра, пятый выход блока местного управления является выходом окончания контроля устройства, первый и второй выходы блока контроля подключены к входам "Конец первой фа зы контроля" и "Конец второй фазы контроля" блока местного управления, третий выход блока контроля подключен

1772 1О к входу "Сбой" блока местного управления, четвертый выход блока контроля является выходом "Результат контроля" устройства, выход блока управления подключен к тактовому входу сигнатурного регистра и входу элемента НЕ, выход которого соединен с входом синхронизации буферного реги1р стра числа, выходы четвертой и пятой групп блока управления подключены соответственно к входам первой и второй групп выбора кода числа сигнатурного регистра, входы третьей группы

15 выбора кода числа сигнатурного регистра подключены к первому и третьему выходам блока определения знака числа, установочный вход блока местного управления и управляющий вход муль20 типлексора являются входами установки и задания режима контроля устройства.

Я- sonu б- сдвиг

2(s( какя

8-с4юс

1451772

1451772

Митроь r19(1) читка нце

ПУСЬ и аперанд

9 088pNi4 ючой код аЮолка рааныц

Kdd

1451772

Составитель В.Рудаков

Редактор Е.Копча Техред Л.Олийнык

Корректор М.Максимишинец

Производственно-полиграфическое предприятие, r Ужгород, ул. Проектная, 4

Заказ 7086/51 Тираж 558 Подпис ное

ВНИИПИ Государственного комитета ho изобретениям и открытиям при ГКНТ СССР

113035, Москва, Ж-35, Раушская наб., д. 4/5