Устройство ввода асинхронного цифрового потока

 

Изобретение относится к вычислительной технике, в частности к устройствам сопряжения, и может быть использовано в цифровых системах передачи информации. Цель изобретения - упрощение устройства. Устройство содержит временной детектор 1, фильтр 2 нижних частот, генератор 3, управляемый напряжением, блок 4 синхронизации и формирование адреса, блок 5 синхронизации, счетчик 6, блок 7 формирования адреса считывания, оперативный запоминающий блок 8, первый блок 9 задержки, второй, первый регистры сдвига 10,11, второй блок задержки 12. Устройство осуществляет прием в последовательном виде цифрового высокочастотного сигнала, осуществляет фазовую автоподстройку, промежуточную буфферизацию и передачу информации на выход. 1 з.п. ф-лы, 2 ил.

СОЮЗ СОВЕТСКИХ

СОЦИАЛИСТИЧЕСКИХ

РЕСПУБЛИК (51)4 G 06 F 13/00

ОПИСАНИЕ ИЗОБРЕТЕНИЯ

k ABTOPCHOMV СВИДСТЕЛЬСТВ

Фиг, 7

ГОСУДАРСТВЕННЫЙ КОМИТЕТ

ПО ИЗОБРЕТЕНИЯМ И ОТНРЫТИЯМ

ПРИ ГКНТ СССР (21) 4237203/24-24 (22) 27.04.87 (46) 23.04.89. Бюл. И 15 (72) В.Ф.Зенкин, Г.П.Абугов и В.Б.Ивлиев (53) 681.3(088.8) (56) Авторское свидетельство СССР

У 485488, кл. С 08 С 15/06, 1976.

Левин Л.С., Плоткин М.А. Цифровые системы передачи информации. — М.:

Радио и связь, 1982, с. 55-57, рис. 3.3.. (54) УСТРОЙСТВО ВВОДА АСИНХРОННОГО

ЦИФРОВОГО ПОТОКА (57) Изобретение относится к вычислительной технике, в частности к устройствам сопряжения, и может быть использовано в цифровых системах пе„„SU„„1474658 А1 редачи информации. Цель изобретения— упрощение устройства. Устройство содержит временной детектор 1, фильтр

2 нижних частот, генератор 3, управляемый напряжением, блок 4 синхронизации и формирования адреса, блок 5 синхронизации, счетчик 6, блок 7 формирования адреса считывания, оперативный запоминающий блок 8, первый блок 9 задержки, второй, первый регистры сдвига 10, 11, второй блок задержки 12. Устройство осуществляет прием в послеДовательном виде цифрового высокочастотного сигнала, осуществляет фазовую автоподстройку, промежуточную буфферизацию и переда- Я чу информации на выход. 1 з.п. ф-лы, 2 ил. 1474658

Изобретение относится к вычислительной технике, в частности к устройствам сопряжения, и может быть использовано в цифровых системах передачи информации. 5

Целью изобретения является упроще" ние устройства.

На фиг. 1 представлена блок-схема устройства на фиг. 2 — схема блока формирования адреса считывания.

Устройство содержит (фиг. 1) временной детектор 1, фильтр 2 нижних частот, генератор 3, управляемый напряжением, блок 4 синхронизации и формирования адреса, блок 5 синхронизации, счетчик 6, блок 7 формирования адреса считывания, оперативHblH запоминающий блок 8, первый блок

9 задержки, второй и первый регистры

10 и 11 сдвига и второй блок 12 задержки.

Блок 7 формирования адреса считывания содержит (фиг. 2) первый, второй и третий счетчики 13-15, первый и второй элементы И 16 и 17, элемент

ИЛИ 18 и элемент И-НЕ 19.

В качестве блока 4 синхронизации и формирования адреса может использоваться функциональная схема, состоящая из соединенных счетчика-дели- 30 теля на 512 и двух формирователей сигналов, входящая в состав ячейки цифрового оборудования приема 0-12АРФ5,231.127 блока аналого-цифрового оборудования АЦО-11 АРФ2.133.075, аппаратуры первичной цифровой системы передачи HKM-30-4 АРФ1.233.003ТО.

Устройство работает следующим образом., Принимаемый групповой цифровой 40 поток, включающий асинхронный компонентный поток, передаваемый на отведенных временных позициях группового цифрового потока, поступает на информационные входы второго регистра 10 45 сдвига и блока 5 синхронизации, на тактовые входы которых поступает сопровождающий хронирующий сигнал. Регистр 10 сдвига преобразует поступающий групповой цифровой поток в па- gp раллельную форму, и далее преобразованный сигнал поступает на информационные входы оперативного запоминающего блока 8. Одновременно блок 5 синхронизации обнаруживает в групповом цифровом потоке периодически следующий цикловой синхронизирующий сигнал, пс которому через фазирующий вход осуществляются фаэировка блока

4 синхронизации и формирование адреса. На синхровыходе блока 4 действует в режиме установленного циклового синхронизма узкий (длительностью в один тактовый интервал) периодически повторяющийся импульс, совпадающий по времени с моментами поступления циклового синхронизирующего. сигнала в групповом цифровом потоке. На адресных выходах блока 4 формируются сигналы, совпадающие по времени с отведенными для передачи асинхронного компонентного потока временными позициями, благодаря чему в оперативный запоминающий блок 8 в моменты действия импульсов на его синхронизирующем входе записывается только асинхронный поток, состоящий из основного и дополнительного каналов.

В основном канале при использовании двухстороннего стаффинга передаются информационные посылки исходного асинхронного потока, а в дополнительном канале — помехозащищенные (т.е. состоящие из нескольких бит) команды согласования скоростей и биты информации при отрицательном стаффинге. В случае положительного стаффинга для выравнивания скоростей исключается одна временная позиция в основном канале. Команды согласования скоростей передаются циклически и сама их последовательность несет информацию о промежуточных значениях фазовых сдвигов между исходным сигналом и импульсной несущей. На счетчик 6 от блока 4 поступает последовательность импульсов, совпадающих по времени с моментами следования в групповом цифровом потоке символов команд согласования скоростей, Счетчик 6 на основе анализа символов команд принимает одно из двух решений и. вырабатывает соответствующий управляющий сигнал, который через второй блок 12 задержки воздействует на блок 7 формирования адреса считывания, вырабатывающий адресные сигналы считывания, поступающие затем на соответствующие входы опе- ративного запаминающего блока 8. Тактовая последовательность для блока

7 формируется в блоке фазовой автоподстройки частоты, состоящем из временного детектора 1, фильтра 2 нижних частот и генератора 3, управляемого напряжением. На входы временного детектора 1 поступают соответствующие сигналы из наборов адресных з 14746 сигналов записи и считывания, в зависимости от фазового сдвига между ними вырабатывается управляющий сигнал, фильтруемый затем с помощью фильтра 2 нижних частот. Частота колебаний, вырабатываемых генератором

3, управляемым напряжением, подстраивается сигналом с выхода фильтра 2 нижних частот.

Выравнивание скоростей записи и считывания информации осуществляется за счет коррекции коэффициента деления счетчика 13, входящего в состав блока 7, с учетом принимаемых команд согласования скоростей. При отсутствии импульса на четвертом сигнальном выходе блока 4 с периодичностью, определяемой счетчиками 13 и 14, сигналом с выхода второго элемента

И 17 производится уменьшение на единицу коэффициента деления первого . счетчика 13. Благодаря этому сокращаются интервалы между импульсами на выходе первого элемента И 16, что при-5 водит к исключению из выходного сигнала устройства символов команд согласования скоростей.

При поступлении импульса с четвертого сигнального выхода блока 4 на входы элемента ИЛИ 18 и элемента И=.НЕ

19, перекрывающего временную позицию отрицательного стаффинга, коэффициент деления первого счетчика 13 либо однократно не уменьшается на единицу, 35 либо однократно дважды уменьшается на единицу в зависимости от значения команды согласования скоростей. В первом случае в выходной сигнал вклю-. чается символ, следующий по позиции отрицательного стаффинга, а во втором случае - исключаются указанный символ и еще один символ основного канала. ,В связи с тем, что между моментами записи и считывания информации существует временный сдвиг, значение кото15 рого до известных пределов не определено, введены блоки 9 и 12 задержки, тактируемые сигналами с выхода блока 7, благодаря чему достигается согласованность моментов выполнения согласования скоростей при считывании информации от оперативного запоминающего блока 8 и не происходит искажений принимаемых информационных сигналов. 55

Начальная фазировка блока 7 осуществляется фаэирующим импульсом

58 блока 4, вырабатываемым на его третьем сигнальном выходе °

Считанный иэ оперативного запоминающего блока сигнал в параллельной форме поступает на информационные входы первого регистра 11 сдвига сигнала, осуществляющего преобразование сигнала в последовательную форму. Вспомогательные сигналы, необходимые для такого преобразования, формируются блоком 7.

Таким образом, предложенное устройство не требует дополнительной перезаписи выводимого сигнала на равномерные временные позиции.

Ф о р м у л а изобретения

1. Устройство ввода асинхронного цифрового потока, содержащее временной детектор, выход которого соединен с входом фильтра нижних частот, выход которого соединен с входом генератора импульсов, блок синхронизации и формирования адреса, блок синхронизации, счетчик, блок формирования адреса считывания и оперативный запоминающий блок, вход синхронизации которого соединен с первым синхровыходом блока синхронизации и формирования адреса, фазирующий вход, тактовый вход, второй и третий синхровыходы и первый адресный вы-. ход которого соединены соответственно с выходом блока синхронизации, с тактовым входом блока синхронизации, с входом разрешения счетчика, с разрешающим входом блока синхронизации и с первым входом временного детектора, второй вход которого соединен с первым адресным выходом группы адресных выходов блока формирования адреса считывания, информационный и тактовый входы устройства соединены соответственно с информационным и тактовым входам блока синхронизации, о т л и ч а ю щ е е с я тем, то, с целью упрощения устройства, в него введены первый, второй блоки задержки и первый, второй регистры сдвига, причем фаэирующий вход блока формирования адреса считывания соединен с четвертым синхровыходом блока синхронизации и формирования адреса, четвертый сигнальный выход которого соединен с тактовым входом счетчика и с информационным входом первого блока задержки, информационный и

5 14746 тактовый входы и выход второго блока задержки соединены соответственно с выходом счетчика, с первым адресным выходом группы выходов блока фор5 мирования адреса считывания и с управляющим входом блока формирования адреса считывания, тактовый вход и выход первого блока задержки соединены соответственно с первым адрес- 1б ным выходом группы выходов и с синхровходом блока формирования адреса считывания, группа адресных выходов блока формирования адреса считывания соединена с группой адресных входов 15 считывания оперативного запоминающего блока, выход которого соединен с информационным входом первого регистра сдвига, выход которого является информационным выходом устройства, 2О тактовый вход первого регистра сдвига соединен с выходом генератора импульсов и с тактовым входом блока формирования адреса считывания, синхровыход которого соединен с входом 25 разрешения первого регистра сдвига, адресный выход блока синхронизации и формирования адреса соединен с адресным входом записи оперативного запоминающего блока, информационный ЗО вход которого соединен с выходом второго регистра сдвига и с информационным входом ачетчика, информационный вход и вход синхронизации второго регистра сдвига соединены с информационным и тактовым входами устройства.

58

2, Устройство по и. 1, о т л и— ч а ю щ е е с я тем, что блок формирования адреса считывания содержит с первого по третий счетчики, первый, второй элементы И, элемент ИЛИ и эле- . мент И-НЕ, причем тактовый вход блока соединен с тактовым входом первого счетчика, первый выход которого соединен с тактовым входом второго счетчика и с первыми входами первого, второго элементов И, второй выход и вход разрешения первого счетчика соединены соответственно с вторым входом первого элемента И и с выходом второго элемента И, первый выход второго счетчика соединен с так" тоныч входом третьего счетчика и с первым входом элемента ИЛИ, фазирующий вход блока соединен с входом разрешения третьего счетчика, выход которого соединен с первым адресным выходом группы блока, выход первого элемента И соединен с сигнальным выходом блока, первый выход второго счетчика соединен с вторым адресным выходом группы блока, второй выход второго счетчика соединен с третьим адресным выходом группы блока и с вторым входом второго элемента И, сигнальный вход блока соединен с первым входом элемента И-НЕ и с вторым входом элемента ИЛИ, выход которого соединен с третьим входом второго элемента И, четвертый вход которого соединен с выходом элемента И-НЕ, второй вход которого соединен с уп-,; равляющим входом блока.

1474658

Редактор О.Юрковецкая

Заказ 1895/47 Тираж 667 Подписное

ВНИИПИ Государственного комитета по изобретениям и открытиям при ГКНТ СССР

113035, Москва, Ж-35, Раушская наб., д. 4/5

Производственно-издательский комбинат "Патент", г. Ужгород, ул. Гагарина, 101 с ргУшли.7 ю Жр Ъ

Составитель С.Бурухин

Техред М.Дидык Корректор Н.Король