Вычислительное устройство

 

Изобретение относится к электрическим вычислительным устройствам и может быть использовано в аналоговых вычислительных машинах. Целью изобретения является повышение быстродействия. Вычислительное устройство, имеющее входы сигнала - делителя 1, сигнала-делимого 2 и сигнала-сомножителя 3, выход 4, содержит операционные усилители 5-12, масштабные резисторы 13-30,46,47, логарифмирующие транзисторы 31-34,антилогарифмирующие транзисторы 35-38,токоограничительные резисторы 39-42, компенсирующие резисторы 43-45. Устройство позволяет вычислить выражение вида F=(Z/X)<SP POS="POST">N.</SP>Y с помощью логарифмического алгоритма F=ANTILH[(LN Z - LH X )N +LN Y]. 1 ил.

СОЮЗ СОВЕТСКИХ

СОЦИАЛИСТИЧЕСКИХ

РЕСПУБЛИК

„„Я0„„1474687 А 1

G 06 G 7/16

ОПИСАНИЕ ИЗОБРЕТЕНИЯ

К АВТОРСКОМУ СВИДЕТЕЛЬСТВУ

ГОСУДАРСТВЕННЫЙ КОМИТЕТ

ПО ИЗОБРЕТЕНИЯМ И ОТКРЫТИЯМ

f1PH ГКНТ СССР (21) 4288269/24-24 (22) 21 .07.,87 (46) 23.04.89. Бюл. У 15 (71) Томский политехнический институт им. С.M. Кирова (72) П,Н. Тиссен, В.В. Самокиш и А.Г. Курицын (53) 681 .335(088.8) (56) Алексенко А.Г. и др. Применение прецизионных аналоговых ИС.-M.:

Радио и связь, 1981, с. 94-95, рис. 3.16.

Авторское свидетельство СССР

У 1282163, кл. G 06 G 7/16,. 1985. (54) ВЫЧИСЛИТЕЛЬНОЕ УСТРОЙСТВО (57) Изобретение относится к электрическим вычислительным устройст.— вам и может. быть использовано в аналоговых вычислительных машинах.

Целью изобретения является повышение быстродействия. Вычислительное устройство, имеющее входы сигналаделителя 1, сигнала-делимого 2 и сигнала-сомножителя 3, выход 4, содержит операционные : усилители

5-12, масштабные резисторы 13-30, 46,47, логарифмирующие транзисторы

31 -34, антилогарифмирующие транзисторы 35-38, токоограничительные резисторы 39-42, компенсирующие резисторы 43-45. Устройство позволяет вычислить выражение вида F и (z/õ) ° у с помощью логарифмического алгоритма F = antiln ((1п z-lпх) п+ lп у). 1 ил.

1474687

Изобретение относится к электрическим вычислительным устройствам и может быть использовано в аналоговых вычислительных машинах.

Целью изобретения является повышение быстродействия.

На чертеже изображена функциональная схема вычислительного устройства. 10

На схеме обозначены вход 1 сигнала-делителя, вход 2 сигнала-делимого, вход 3 сигнала-сомножителя, выход 4, с первого по восьмой операционные усилители 5-12, с первого 15 по восемнадцатый масштабные резисторы 13-30, первый 31, второй 32, третий 33 и четвертый 34 логарифмирующие транзисторы, первый 35, второй 36, третий 37 и четвертый 38 20 антилогарифмирующие транзисторы, первый 39, второй 40, третий 41 и четвертый 42 токоограничительные резисторы, первый 43, второй 44 и третий 45 компенсирующие резисторы, 25 девятнадцатый 46 и двадцатый 47 ,масштабные резисторы, шина 48 нулевого потенциала.

Вычислительное устройство рабо тает следующим образом. ЗО

Операционные усилители 5 и 6 совместно с масштабными резисторами 13 и 14, логарифмирующим 31 и антилогарифмирующим 35 транзисторами, токоограничительным резистором 39 образуют первый логарифматор отношения. Операционные усилители 9 и

1 0 совместно с масштабными резисторами 22 и 23, .погарифмирующим 33 и антилогарифмирующим 37 транзисторами, токоограничительным резистором 41 образуют второй логарифматор отно" шения, Операционные усилители 7 и 8 совместно с масштабными резисторами 1 5 и 16,,логарифмирующим 32 и антилогарифмирующим 36 транзисторами, токоограничительным резистором 40

Образуют первый антилогарифмический усилитель . Операционные усилители 11 и 12 совместно с масштабными резисторами 24 и 25, логарифмирующим 34 и антилогарифмирующим 38 транзисторами, токоограничительным резистором

42 образуют второй антилогарифмический усилитель . Масштабные резисторы 1 9, 20, 28 и 29 могут быть заменены потенциометрами для плавного изменения коэффициента деления резистивных делителей, образованных масштабными резисторами 18-30.

Напряжение на масштабных резисторах 21 и 30 в статическом режиме равно

n(ln z — ln х), где х — сигнал-делитель, z — с иг н ал-делим о е, п — показатель степени.

Показатель степени 20 В М и

<Ь «9 при условии равенства масштабных резисторов попарно 18 и 27, 19 и 28, 20 и 29, 21 и 30.

При этом напряжение на переходахбаза — эмиттер логарифмирующих транзисторов 32 и 34 равно

n(inn -1nx)+ lпу, где у — сигнал-сомножитель .

Напряжение на выходе 4 )

Р = (-) х.

Ввведение в работу параллельного вычислительного канала со связью с основным каналом через компенсирующие резисторы позволило обеспечить работу операционных усилителей основного канала в режиме малого сигнала, что повышает быстродействие .устройства. Малая величина напряжения на базоэмиттерных переходах и в точке соединения пятого 1 7; седьмого

19 и восьмого 20 масштабных резисторов позволяет ввести токовый сигнал, пропорциональный выходному сигналу операционных усилителей дополнительного канала.

Ф о р м у л а изобретения

Вычислительное устройство, содержащее первый, второй, третий и четвертый операционные усилители, первый и второй масштабные резисторы, первый вывод первого масштабного резистора является входом сигнала-делителя устройства, входом сигналаделимого которого является первый вывод второго масштабного резистора, вторые выводы первого и второго масштабных резисторов подключены к инвертирующим входам соответственно первого и второго операционных усилителей, третий масштабный резистор, первый вывод которого подключен к инвертирующему входу третьего операционного усилителя, четвертый мас1474687 штабный резистор, первый вывод которого является входом сигнала-сомножителя устройства, второй вывод четвертого масштабного резистора со 5 единен с инвертирующим входом четвертого операционного усилителя,первый и второй логарифмирующие транзисторы, первый и второй антилогарифмирующие транзисторы, к инвертирующе-. му входу первого операционного усилителя подключен коллектор первого антилогарифмирующего транзистора, эмиттер которого соединен с эмиттером первого логарифмирующего транзистора и через первый токоограничительный резистор соединен с выходом в то por î on е ра ционног о усилителя, к инвертирующему входу которого подключен коллектор первого логарифми- щ рующего транзистора, эмиттеры второго логарифмирующего и второго антилогарифмирующего транзисторов через второй токоограничительный резистор соединены с выходом четверто- 25 го операционного усилителя, к инвертирующему входу которого подключен коллектор второго логарифмирующего транзистора, коллектор второго антилогарифмирующего транзистора Зр подключен к инвертирующему входу третьего операционного усилителя, базы первого антилогарифмирующего транзистора и второго логарифмирующего транзистора подключены к шине нулевого потенциала, пятый, шестой, седьмой, восьмой и девятый масштабные резисторы, первые выводы пятого, седьмого и восьмого масштабных резисторов соединены между собой, второй вывод пятого масштабного резистора подключен к выходу первого операциончого усилителя, второй вывод седьмого масштабного резистора соединен с базой первого 45 логарифмирующего транзистора и с первым выводом шестого масштабного резистора, второй вывод которого подключен к шине нулевого потенциала, второй вывод восьмого масштабного резистора соединен с базой второго антилогарифмирующего транзистора и с первым выводом девятого масштабного резистора, второй вывод которого подключен к шине нулевого

55 потенциала, п ятый, шестой; седьмои и восьмой операционные усилители, десятый и одиннадцатый масштабные резисторы, первые выводы которых соединены с первыми выводами соответственно первого и второго масштабных резисторов, вторые выводы десятого и одиннадцатого масштабных резисторов подключены к инвертирующим входам соответственно пятого и шестого операционных усилителей, двенадцатый масштабный резистор, первый вывод которого подключен к инвертирующему входу седьмого операционного усилителя, тринадцатый масштабный резистор, первый вывод которого соединен с первым выводом четвертого масштабного резистора, второй вывод тринадцатого масштабного резистора соединен с инвертирующж входом восьмого операционного усилителя, четырнадцатый масштабный резистор, первый вывод которого подключен к выходу пятого операционного усилителя, третий и четвертый логарифмирующие транзисторы, третий и четвертый антилогарифмирующие транзисторы, к инвертирующему входу пятого операционного усилителя подключен коллектор третьего антилогарифмирующего транзистора, змиттер которого соединен с эмиттером третьего логарифмирующего транзистора и через третий токоограничительный резистор соединен с выходом шестого операционного усилителя, к инвертирующему входу которого подключен коллектор третьего логарифмирующего транзистора, эмиттеры четвертого логарифмирующего транзистора и четвертого антилогарифмирующего транзистора через четвертый токоограничительный резистор соединены с выходом восьмого операционного усилителя, к инвертирующему входу которого подключен коллектор четвертого логарифI мирующего транзистора, коллектор четвертого антилогарифмирующего транзистора подключен к инвертирующему входу седьмого операционного усилителя, базы третьего антилогарифмируюI щего транзистора и четвертого логарифмирующего транзистора подключены к шине нулевого потенциала, отличающее с ятем,что,с целью повышения быстродействия, в него введены пятнадцатый, шестнадцатый, семнадцатый, восемнадцатый, девятнадцатый и двадцатый масштабные резисторы, первый, второй и третий компенсирующие резисторы, причем

4687

Составитель О. Отраднов

Редактор Н. Бобкова Техред А.Кравчук Корректор М. Васильева

Заказ 1897/49 Тираж 667 Подписное

ВНЙИПИ Государственного комитета по изобретениям и открытиям при ГКНТ СССР

113035, Москва, Ж-35, Раушская наб., д. 4/5

Производственно-издательский комбинат "Патент", г.ужгород, ул. Гагарина,101

5 147 первые выводы шестнадцатого и семнадца тог о масштабных ре э ис торов п одключены к второму выводу четырнад" цатого масштабного резистора, второй вывод шестнадцатого масштабного резистора соединен с базой третьего логарифмирующего транзистора и через пятнадцатый масштабный резистор подключен к шине нулевого потенциала, второй вывод семнадцатого масштабного резистора соединен с базой четвертого антилогарифмирующего транзистора и через восемнадцатый масштабный резистор подключен к шине нулевого потенциала, первые выводы первого, второго и третьего компенсирующих. резисторов соединены с выходами соответственно пятого, шестого и восьмого операционных усилителей, второй вывод первого компенсирующего резистора соединен с первым выводом пятого масштабного резистора, вторые выводы второго и третьего компенсирующих резисторов соединены с эмиттерами соответственно первого и второго логарифмирующих транзисторов, первые выводы девятнадцатого и двадцатого масштабных резисторов подключены к неинвертирующему входу седьмого операционного усилителя, второй вывод девятнадцатого масштабного резистора подключен к выходу третьего операционного уси1б лителя, второй вывод двадцатого масштабного резистора подключен к шине нулевого потенциала, вторые выводы третьего и двенадцатого масштабных резисторов соединены с выходом седьмого операционного усилителя, выход которого является выходом устройства.