Динамическое запоминающее устройство

 

Изобретение относится к области цифровой вычислительной техники, в частности к запоминающим устройствам, выполненным на динамических элементах памяти. Цель изобретения - повышение быстродействия устройства. Поставленная цель достигается тем, что устройство содержит второй мультиплексор 4, второй накопитель 5, третий мультиплексор 6. Накопители 3 и 5 дублируют друг друга. При проведении регенерации в одном из накопителей второй доступен для выборки. В результате нет необходимости на увеличение времени выборки для осуществления регенерации информации после считывания. 5 ил.

СОЮЗ COBETCHHX

СОЦИАЛИСТИЧЕСНИХ

РЕСПУБ 1ИН

А1

„„SU„„1474739

1511 4 С 11 С 11/40

ГОСУДАРСТВЕННЫЙ НОМИТЕТ

nQ ИЗОБРЕТЕНИЯМ И ОТНРЫТИЯМ

ПРИ ГКНТ СССР .

ОПИСАНИЕ ИЗОБРЕТЕНИЯ

H А BTOPCHGMV СВМДЕТЕЛЬСТБУ (21) 4290028/24-24 (22) 28. 07. 87 (46) 23,04.89. Бюл. И 15 (72) Г. А. Че твериков (53) 681.327. 6(088.8) (56) Патент США 1 - 4185323, кл, 36551, опублик. 1980.

Авторское свидетельство СССР

Ф 982089, кл. С 11 С 11/40, 1981.

Алексенко Л. Г., Шагурин И. И.

Микросхемотехника. N. Радио и связь, 1982, с. 267, рис. 7.16. (54) ДИНАК4ЧЕСКОЕ ЗАПОМИНАИЩЕЕ УСТРОЙСТВО (57) Изобретение относится к области цифровой вычислительной техники, в частности к запоминающим устройствам, выполненным на динамических элементах памяти. Цель изобретения — повышение быстродействия устройства. Поставленная цель достигается тем, что устройство содержит второй мультиплексор 4, второй накопитель 5, третий мультиплексор 6. Накопители 3 и

5 дублируют друг друга. При проведении регенерации в одном из накопителей второй доступен для выборки. В результате нет необходимости на увеличение времени выборки для осуществления регенерации информации после считывания. 5 ил.

1474739

Изобретение относится к области цифровой вычислительной техники, в частности к запоминающим устройствам (ЗУ), выполненным на динамических элементах памяти.

Цель изобретения — повьппение быстродействия устройства.

На фиг. 1 изображена структурная схема динамического ЗУ; на фиг. 2 — 10 структура блока управления; на фиг. 3 — диаграмма, поясняющая процессы в первом и втором накопителях для случаев отсутствия обращения; на фиг. 4 — то же, для случаев отсут- 15 ствия обращения по записи; на фиг. 5 — то же, для случаев отсутствия обращения по считыванию.

Устройство содержит блок 1 управления, первые мультиплексор 2 и на- 20 копитель 3, вторые мультиплексор 4 и накопитель 5, третий мультиплексор

6, выход 7 выбора накопителя блока 1, информационные входы 8, выходы 9, выходы 10 адреса регенерации блока 1, первый и второй выходы 11 и 12 разрешения регенерации блока 1, первый и второй выходы 13 и 14 выборки блока

1, выход 15 признака залиси блока 1, третий и четвертый выходы 16 и 17 30 выборки блока 1, входы 18 и 19 разрешения считывания и записи устройства

Блок 1 управления содержит первый элемент 20 задержки, задающий генератор 21, первый триггер 22, первый элемент И-НЕ 23, первый регистр 24, второй триггер .25, элементы ИЛИ 26 и

27, первый элемент И 28, второй элемент 29 задержки, второй и третий элементы И 30 и 31, счетчик 32, тре- 40 тий триггер 33, третий элемент 34 задержки, второй элемент И-НЕ 35, четвертый триггер 36, второй регистр 3/, четвертый элемент И 38, четвертый и пятый элементы 39 и 40 задержки. 45

Устройство работает следующим образом.

В работе устройства можно выделить три режима работы: режим отсутствия обращений со стороны процессора, режим обращения со стороны процессора по записи, режим обращения со стороны процессора по считыванию. При этой ситуация, когда процессор обращается к устройству и по записи, н по считы- 5 ванию в пределах одного цикла работы устройства, считается запрещенной и соответствует неисправности процессора-.

Рассмотрим работу устройства при отсутствии к нему обращений, определяющуюся наличием постоянной логической единицы на входах обращения по записи 19 и по считыванию 18, В этом случае прямой выход триггера 33 и выход элемента 34 задержки находятся в состоянии логического нуля, инверсный выход триггера 33, выход элемента И-НЕ 35, выход триггера 36, инверсные выходы регистра 37, выход элемента И 38, выходы элементов задержки

20, 40 и 39 находятся в состоянии логической единицы. Причем состояния этих элементов обеспечиваются взаимными связями и никаких воздействий по предварительной их установке не требуется.

Задающий генератор 21 вырабатывает последовательность импульсов. По каждому импульсу с задающего генератора 21 блок 1 управления вырабаш вает на выходе 16 сигнал выборки строки первого накопителя З„одновременно с этим первый мультиплексор

2 по управляющему сигналу с выхода 11 блока 1 управления передает на адресные входы первого накопителя 3 адрес регенерации с выходов 10 блока 1 управления. Формирование сигнала выборки строк при регенерации осуществляется в блоке 1 управления путем воздействия импульсов задающего генератора 21 на цепочку элементов, состоящую из триггера 22, элемента И-НЕ 23, регистра 24, элемента И 28 и элемента

29 задержки, причем последний опреде1 ляет длительность цикла регенерации.

Накопитель, в котором должна проводиться регенерация, определяется состоянием триггера 25, причем логичес- . кий ноль на его прямом выходе разрешает регенерацию в первом накопителе

3 и запрещает во втором накопителе

5, а логическая единица разрешает реT генерацию во втором накопителе и запре. щает в первом. По окончании каждого цикла регенерации счетчик 32 по сигналу с .

I выхода элемента 29 задержки прибавляет к своему содержимому единицу, а при переходе содержимого счетчика 32 от всех логических единиц к состоянию всех логических нулей на выходе переноса формируется импульс, который поступает на счетный вход триггера 25 и по длительности равен удвоенному времени переключения этого триггера.

Одновременно этот импульс поступает

1474739 на входы элементов ИЛИ 26 и 27 и на . время переходных процессов в триггере 25 устанавливает их выходы в состояние логической единицы, Это необходимо для того, чтобы в момент переключения триггера 25, т.е. перехода блока 1 управления от регенерации первого накопителя 3 к регенерации второго накопителя 5, исключить на выходах элементов ИЛИ 26 и 27 состояние логических нулей, разрешающих регенерацию в обоих накопителях 3 и

5 и запрещающих доступ по считыванию .в них. После переключения триггера f5

25 блок 1 управления тем самым переходит к регенерации второго накопи: теля 5, при которой аналогично вырабатывается сигнал выборки строк ячеек памяти второго накопителя 5 с вы- 20 хода блока 1 управления и аналогично происходит управление вторым мультиплексором 4, который под воздействием управляющего сигнала с выхода 12 блока 1 управления передает с выхода 25

10 .блока 1 управления на адресные входы второго накопителя 5 адрес регенерации. По переполнении счетчика

32 адресов регенерации блок 1 управления переключением триггера 25 пере- 30 ходит обратно к регенерации первого накопителя 3 и этот процесс циклически повторяется на протяжении всей работы устройства.

При обращении к устройству по записи триггер 33 запоминает это обращение и своим инверсным выходом временно запрещает запуск очередного цикла регенерации, с его прямого выхода заявки на запись через элемент 40

34 задержки поступает на вход элемента И-НЕ 35, который запрещает запись, если в накопителе не закончился пре-. дыдущий цикл регенерации, что определяется состоянием элемента И 28 и 45 элементом 29 задержки, к которым подключены соответствующие входы элемен-. та И-НЕ 35. В случае, если регенерация закончилась, то на выходе элемента И-НЕ 35 появляется сигнал, который обнуляет тригер 36, который выдает через выход 15 блока 1 управления в накопители сигнал записи, устанавливает инверсные выходы регистра 37 в состояние логического нуля, запрещает . запуск регенерации на время цикла записи и сбрасывает триггер 33. С инверсных выходов регистра 37 через элементы И 30 и 31 в накопители 3 и

5 поступают сигналы выборки строк ячеек памяти, которь|е с выходов 13 н

16 поступают одновременно соответственно в первый и второй накопители 3 и 5, а с элементов задержки 39 и 40 в накопители поступают сигналы выборки столбцов ячеек памяти через выходы 14 и 17 блока управления соответственно в первый и второй накопители 3 и 5. При этом регистр 24 находится в таком со сто янин, что сигналы с выходов 11 и 12 блока 1 управления, управляющие соответственно первым и вторым мультиплексорами 2 и 4, устанавливают последние в режим передачи на адресные входы накопителей адреса записи с адресных входов устройства. Указанная совокупность сигналов вызывает одновременно в накопителях 3 и 5 запись. информации с информационных входов устройства.

При этом цикл записи определяется задержкой в элементе И 38 и элементе 20 задержки, причем последний по мере распространения сигнала в нем сбрасывает регистр 37 и устанавливает логическую единицу в триггер 36, которая указывает на окончание цикла записи и разрешает проведение регенера— ции и последующих обращений процессора.

При обращении к устройству по считыванию обращение с входа 18 устройства поступает на стробирующий вход регистра 37, в котором сразу же формируется сигнал- выборки строк, в элементе 39 или 40 задержки — сигнал выборки столбцов соответственно первого или второго накопителя 3 или

5, который в этот момент не занят регенерацией информации — это определяется состоянием выходов элементов

ИЛИ 26 и 27, которые связаны с выходами триггера 25, который своим состоянием указывает в каком накопителе не проводится регенерация,и следовательно, доступен по считыванию.

При этом регистр 24 состоянием своих выходов управляет муль типлексорами 2 и 4 так, что в соответствующий накопитель, где проводится регенерация, поступает адрес регенерации с выходов

10 блока 1 управления, а в накопитель свободный от регенерации, поступает адрес считывания с адресных входов устройства. Длительность цикла считывания определяется. задержкой в элементе И 38 и элементе 20 задержки, 5 1474739

25

50 при этом последний по мере распространения в нем сигнала сбрасывает ре-гистр 37, чем устанавливает сигналы выборки строк и столбцов на соответ5 ствующих выходах 13, 16, 14 и 17 в состояние логической единицы — соответствующее неактивному состоянию сигналов. Выходной мультиплексор 6 передает считанную информаиию с на- 10 копите ля, в кото ром произ ошло сч итывание в соответствии с состоянием управляющего сигнала на выходе 7 блока 1 управления, причем этот сигнал в блоке 1,управления считывается с сигналом выборки столбцов первого накопителя 3.

В случае, когда обращение по считыванию возникает в момент переключения триггера 25, который управляет регенерацией в накопителях, то за счет того, что импульс, переключающий триггер 25, заведен на входы элементов ИЛИ 26 и 27, то на выходах последних. устанавливается состояние логической единицы, разрешающее блоку 1 управления сформировать одновременно циклы считывания в обоих накопителях, при этом считанная информация поступает на информационные вы-, ходы устройства через выходной мультиплексор 6, управляемый с выхода 7. блока 1 управления, с первого накопителя 3.

Таким образом„при отсутствии обращения в устройстве проводится регенерация информации, причем проводит-ся поочередно в каждом накопителе и при переходе от регенерации одного накопителя к регенерации другого на- 40 копителя исключается их одновременная регенерация. При обращении к устройству по записи производится запись информации одновременно в оба накопителя в свободное от регенерации время. При обращении по считыванию производится считывание информации из того накопителя, в котором не проводится регенерация, причем если обращение приходит в момент перехода от рсжима регенерации одного накопителя к режиму регенерации другого накопителя, то с целью исключения влияния переходных процессов на доступность накопителей по считыванию, в обоих накопителях организуется считывание информации, причем в этом случае на информационный выход устроиства поступает информация с первого накопителя, Частота обращения к устройству по считыванию может быть в два раза больше, чем частота обращений к устройству по записи.

Благодаря введению новых элементов и связей процесс считывания информации в устройстве происходит без потерь времени на проведение регенерации информации, что повышает быстродействие устройства при считывании.

Формула изобретения

Динамическое запоминающее устройство, содержащее блок управления, состоящий из задающего генератора, первого триггера, вход установки которого соединен с выходом задающего генератора, первого регистра, счетчи— ка, вход которого соединен с входом установки первого регистра и входом сброса первого триггера, первый накопитель, первый мультиплексор, информационные входы первой группы которого являются адресными входами устройства, а информационные входы второй группы соединены с соответствующими информационными выходами счетчика, вход управления коммутацией первого мультиплексора соединен с первым выходом первого регистра, а выходы соединены с соответствующими адреснФЯи входами первого накопителя, информационные входы которого являются HH формационными входами устройства, отличающееся тем, что, с целью повышения быстродействия устройства, оно содержит второй накопитель, второй и третий мультиплексоры, а в блоке управления — пять элементов задержки, четыре элемента И, второй регистр, с второго по четвертый триггерь1, два элемента И-НЕ, два элемента ИЛИ, первые входы которых сое— динены с входом второго триггера и выходом переноса счетчика, вторые входы — с прямым и инверсным выходами соответственно второго триггера, выход первого элемента ИЛИ соединен с первым и вторым информационными входами второго и первого регистров со— ответственно, а выход второго элемента ИЛИ соединен с первым и вторым информационными входами первого и второго регистров соответственно, вход установки третьего триггера является входом записи устройства, а вход сброса соединен с первым входом пер1474739 вого элемента И-НЕ, входами разрешения записи первого и второго накопи" телей и с выходом четвертого триггера, инверсный выход третьего триггера соединен с вторым входом первого элемента И-НЕ, выход которого соединен с тактовым входом первого регистра, первый и второй выходы которого соединены с соответствующими входами первого элемента И, выход которого соединен с входом второго элемента задержки и первым входом второго элемента И-НЕ, второй вход которого соединен с выходом второго элемента задержки и входом сброса пер: вого триггера, выход которого соединен с третьим входом первого элемента И-НЕ, выходы первого регистра соединены с первыми входами второго и третьего элементов И соответственно, выходы которых соединены с входами выборки строки первого и второго накопителей соответственно, а вторые входы соединены с первым и вторым выходами соответственно второго регистра и первым и вторым входами соответственно четве рто го элемента И, выход которого соединен с входом пер вого элемента задержки, выход которого соединен с входом сброса второго регистра и входом установки чет- . вертого триггера, вход сброса которого соединен с входом установки второго регистра н выходом второго эле5 мента И-HE третий вход которого соФ единен с выходом третьего элемента задержки, вход которого соединен с прямым выходом третьего триггера, тактовый вход второго регистра является входом считывания устройства, второй выход первого регистра соединен с входом управления коммутацией второго мультиплексора, выходы второго регистра соединены с входами четвертого и пятого элементов задержки соответственно, выходы которых соединены с входами выборки столбца первого и второго накопителей соот— ветственно, а выход четвертого элемента задержки соединен с входом управления коммутацией. третьего мультиплексора, выходы которого являются выходами устройства, входы первой и второй групп соединены соответствен25 но с выходами первого и второго накопителей, адресные входы второго накопителя соединены с соответствующими выходами второго мультиплексора, входы первой и второй групп которого соединены с входами первой и второй групп соответственно первого мультиплексор а.

1474739 первый иакоаитаь

Время

Второи накопит

Одр4чц ение по юалиси пер 8ый наколител етая

8пюрой на/ оаител процесс сиитыоон м инрориации

®ие. 5

Составитель С. Королев

Редактор Л. Гратилло Техред Л. Сердюкова Корректор М. Пожо

Заказ 1901/51 Тираж 558 Подписное

ВНИИПИ Государственного комитета по изобретениям и открытиям при ГКНТ СССР

113035, Москва, Ж-35, Раушская наб., д. 4/5

tl It

Производственно-издательский комбинат Патент, г. Ужгород, ул, Гагарина, 101

Одращемс

i сюиты

av®

lepgbiLl

WEnlpvмелв дтараи накопит

8ремя

Фие. 3

П ороцесс рееенероции инсрормоции

Я3 /,Рацесс зааиси информации