Однобитовый процессор программируемого контроллера

 

Изобретение относится к вычислительной технике и предназначено для построения программируемых контроллеров. Целью изобретения является повышение быстродействия. Устройство содержит регистр, шифратор, дешифраторы, формирователь импульсов, одновибраторы, триггеры, элемент ИЛИ-НЕ, элементы ИЛИ, элементы И-НЕ, элементы И, две группы элементов И-НЕ, мультиплексор, узел двунаправленной передачи данных, элемент исключающее ИЛИ. Цель изобретения достигается за счет реализации одновременной обработки различных инструкций (например, "начало ветви" и "вход" или "выход"). 3 ил, 3 табл.

СОЮЗ СОВЕТСКИХ

СОЦИАЛИСТИЧЕСКИХ

РЕСПУБЛИК

ОПИСАНИЕ ИЗОБРЕТЕНИЯ

К ASTOPCHOIVIY СВИДЕТЕЛЬСТВУ

ГОСУДАРСТ8ЕННЫЙ КОМИТЕТ

ПО ИЗОБРЕТЕНИЯМ И ОТКРЫТИЯМ

ПРИ ГКНТ СССР (21) 4103860/24-24 (22) 04.08.86 (46) 30.04.89. Бюл, ¹ 16 (72) M ° Â. Склема и И.А. Витковский (53) 681.32(088.8) (56) Патент СНА № 4172289, кл. С 06 Р 9/00, опублик. 1982.

Авторское свидетельство СССР № 1453404, кл. G 06 F 9/00, G 06 F 15/00, 29.01.86.

I (54) ОДНОБИТОВЫ11 ПРОЦЕССОР ПРОГРАММИРУЕМОГО КОНТРОЛЛЕРА (57) Изобретение относится к вычислительной технике и предназначено для

I

Изобретение относится к вычислительной технике и предназначено для построения программируемых контроллеров (ПК).

В ПК программа работы управляемого объекта задается в виде инструкций, представляющих последовательность, воспроизводящую ступенчатую электрическую схему управляемого объекта: В основном ступенчатая электрическая схема строится из элементов ВХОД, ВЫХОД, ВЕТВЬ (!!АЧАЛО ВЕТВИ, КОНЕЦ ВЕТВЕ11), которые .образуют определенные конструкции. К элементам

ВХОД относятся нормально разомкнутые или нормально замкнутые контакты, соответствующие датчику, кнопке, переключателю, к элементам ВЬ!ХОД вЂ” обмотка реле, лампочка индикации и т.п., элементы ВЕТВЬ позволяют образовывать дизъюнкпии элементов ВХОД

„„SU„„1476464 А1 (5!) 4 G 06 F 9/00, G 05 В 19/18 построения программируемых контроллеров. Целью изобретения является повышение быстродей с твия . Устройство содержит регистр, шифра тор, дешифрато ры, фо рмирова тель имп уль сов, одновибра торы, триггеры, элемент ИЛИ-НЕ, элементы ИЛИ, элементы И-НЕ, элементы И, две группы элементов И-НЕ, мультиплексор, узел двунаправленной передачи данных, элемент ИСКЛЮЧАЮЩЕЕ ИЛИ. Цель изобретения достигается за счет реализации одновременной обработки различных инструкций (например, "Начало ветви и Вход или

"Выход" ). 3 ил., 3 табл.

1 и их групп в ступенчатой электрической схеме.

Цель изобретения — повышение быстродействия за счет реализации одновременной обработки различных типов инструкций.

На фиг. 1 и 2 представлена функциональная схема предлагаемого процессора; на фиг. 3 — ступенчатая электрическая схема, которую может обрабатывать данный процессор.

Процессор содержит регистр 1, шифратор 2, дешифратор 3-5, формирователь 6 импульсов, одновибраторы

7-9, триггеры 10-14, элемент ИЛИ-HE

15, элементы ИЛИ 16-23, элементы

И-НЕ 24 и 25, выход 26 элемента И-НЕ

24, элементы И 27-49, выход 50 элемента И 27, две группы элементов

-HE 51-58 и 59-66, мультиплексор

67, узел 68 двунаправленной передачи

1476464 данных, элемент ИСКЛЮЧАЮЩЕЕ ИЛИ 69, шину 70 данных (DO-D7), вход 71 кода команды (АО, А8-А13), второй синхровход 72 (FO), вход 73 признака начала обработки (SYNC), первый синхровход 74 (F2), выход 75 управления модификацией адреса, выход 76 признака окончания обработки инструкций, вход 77 признака режима ввода (DB), вход 78 признака режима вывода (WR), выход 79 признака начала обработки, информационный вход-выход 80, вход 81 сброса, выход 82 признака обращения с каналом ввода-вывода, выход 83 сопровождения вывода, выход

84 готовности и выход 85 сопровождения ввода.

Регистр 1 представляет собой микросхему типа К155ТМ8. Формирователь

6 импульсов состоит из пересчетной схемы (счетчика) и элементов И, что обеспечивает выделение, например; третьего и четвертого импульсов из последовательности импульсов FO под действием запускающего сигнала СО (см. временные диаграммы работы фор- мирователя, изображенные над ним).

Узел 68 двунаправленной передачи данньж представляет собой переключатель шин с тремя состояниями на выходах и может быть выполнен на двух микросхемах типа К589АП16. Мультиплексор 67 обеспечивает выборку одного бита из байта, передаваемого по шине 70 DO-D7, по адресу, указанному кодом в шине А8-А10. Одновибраторы 8 и 9 обеспечивают формирование импульсов длительностью примерно 6 и 8 мкс соответственно. Шифратор 2 может быть выполнен на микросхеме типа К556РТ4. В табл. 1 приведен пример кодирования шифратора 2, позволяющий реализовать одновременную обработку инструкции НАЧАЛО ВЕТВИ и ВХОД или ВЫХОД, Входы и выходы элементов процессора имеют следующее назначение.

Сигнал FO на входе 72 обеспечивает образование на выходе формирователя

6 двух импульсов ТЗ и Т4 длительностью по 100 нс.

Синхроимпульс F2 на входе 74 и сигнал SYNC (сигнал начала цикла обработки) на входе 73 обеспечивают образование ь а выходе элемента И-HE

24 импульса STB, необходимого для

5 !

О

55 стробирования работы элементов процессора.

Сигнал на входе 77 формируется при появлении информации в шине 70

DO-D7 в цикле считывания.

Сигнал WR на вход 78 поступает при появлении информации в шине 70 в цикле записи.

Сигнал R на вход 81 поступает при включении питания ПК и обеспечивает установку элементов процессора в исходное состояние.

Сигнал сброса на выходе 76 образуется по завершении обработки инструкции группы ВХОД, ВЫХОД или инструкции КОНЕЦ ВЕТВЕЙ, линия.

Сигнал управления модификацией адреса на,выходе 75 образуется, когда на входе 71 устанавливается код команды, соответствующий обрабатываемой инструкции группы ВХОД или ВЫХОД.

Сигнал ГТ на выходе 84 готовности образуется при передаче информации с шины 70 DO-D7 на вход-выход 80

DBO-DB7 и при передаче информации с входа-выхода 80 на шину 70 в цикле обмена информацией ПК с каналами ввода-вывода.

Сигнал ВБР В/E на выходе 82 формируется при обращении ПК к каналам ввода-вывода и активизирует их работу.

Сигнал вывод на выходе 83 формируется при выдаче информации с ПК в каналы вывода и обеспечивает запись информации, например, в регистры модулей вывода.

Сигнал "Ввод" на выходе 85 формируется при приеме информации с каналов ввода и обеспечивает синхронизацию их работы, Сигнал WO с соответствующего разряда выхода регистра 1 активизирует работу узла 68 по передаче информации с его информационных входов на вход-выход 80.

Сигнал STACK с соответствующего разряда выхода регистра 1 обеспечивает формирование управляющего сигнала в шифратор 2 в цикле поступления кода инструкции РП в шину 70.

Сигнал С1 с выхода элемента И 27 обеспечивает работу элементов процессора при обработке инструкции группы ВЕТВЬ.

Сигнал С2 с выхода элемента И 28 обеспечивает работу элементов про5 / цессора нри обработке инструкции группы ВХОД.

Сигнал С4 с выхода элемента И 29 обеспечивает работу элементов процессора при обработке инструкции группы ВЫХОД.

Импульсы ТЗ и Т4 с выходов формирователя 6 .импульсов обеспечивают последовательность срабатывания элементов процессора.

Сигнал РЕЗ с выхода триггера 11 обуславливает результат обработки последовательности инструкций РП, образующих одну логическую цепь.

Сигнал СОСТ с выхода элемента

ИСКЛЮЧАЮЩЕЕ ИЛИ 69 обуславливает результат обработки инструкции группы ВХОД.

Сигнал СОСТ с выхода элемента

ИСКЛЮЧАЮЩЕЕ ИЛИ 69 обуславливает результат обработки инструкции группы

ВХОД.

Сигнал, образующийся на выходе мультиплексора 67, соответствует состоянию канала ввода и называется битом состояния канала, Сигнал, образующийся на выходе элемента ИЛИ 20, обеспечивает установку в состояние "1" бита обрлбаты— ваемого канала вывода, а сигнал, образующийся на выходе элемента ИЛИ

21, обеспечивает установку бита обрабатываемого качала вывода в состояние "0 .

Процессор работает следующим образом.

После включения питания на вход

81 поступает импульс R, обеспечивающий установку в состояние "0" регистра 1, триггеров 10, 12-14 и установку в состояние "1" триггера 11.

Обработка инструкций РП занимает разное время в зависимости от группы инструкции. В табл. 2 представлены инструкции, обрабатываемые процессором. При этом инструкции НАЧАЛО ВЕТВИ (НВТ) может обрабатываться вместе с инструкцией ЛИНИЯ или любой инструкцией группы ВХОД или ВЫХОД.

Обработка инструкции КОНЕЦ ВЕТВЕЙ осуществляется за одну команду ПК.

Под действием сигнала STB с выхода элемента И-НЕ 24 в регистр 1 записывается код слова состояния„ обеспечивающий образование сигнала STACK, Когда на шину 70 поступает старший байт кода инструкции КОНЕЦ ВЕТВЕЙ, то в цепи АО на входе 71 будет "1".

76464 6

IIoд дейcòíèeì сигнала ПВ по цепи 77 на выходе элемента И 27 формируется сигнал CI, активизирующий работу шифратора 2. Нл третьем выходе шиф5 рлторл 2 образуется спгнлл КВТ. Посредством сигнала KBT нл выходе элемента ИЛИ 16 образуется сигнал СО, запускающий формирователь 6. Тогда

Ið посредствам импульсов ТЗ, Т4 и сигналов KBT u CI срлблтывлют триггеры

11 — 14. По . заднему фронту сигнллл

СО срабата ет адновибра тор 7, на выходе 76 которого формируется сигнал сброса. На этом процесс обработз ки данной инструкции заканчивается.

Обработка инструкции ЛИ11ИЯ происходит аналогична.

Обработка инструкции группы ВХОД асушествляется на две команды IIK.

При выполнении первой команды кад инструкции считывается иэ памяти

ПК, при этом состояние процессора не изменяется. Прн выполнении второй

25 команды пад действием сигнлла STB триггер 10 устанавливается в состояние 1 и активизирует работу дешифратара 3. На вход 71 поступает кад инструкции группы ВХОД, посредством др чего на соответствующем выходе дешифратора 3 образуется сигнал qt ()f-) . Тогда под действием сигнала DB на выходе элемента И 28 образуется сигнал С2.

На шину 70 поступает байт состояния, в котором находится бпт состояния

35 абрабатыва емай инструкции. 11а управ— ляющие входы мультиплексора 67 поступает кад номера битл обрабатываемой инструкции, тогда нл выходе муль40 типлексара 67 образуется бит состояния канала ввода, л на выходе элемента ИСКЛЮЧАЮЩЕЕ ИЛИ 69 — сигнал СОСТ.

Аналогичным образом сформируются импульсы ТЗ и Т4. Посредством сигна45 лов ТЗ, Т4, СОСТ и С2 обеспечивается работа триггера 11. Также сформируется сигнал сброса нл выходе 76. По заднему фронту сигнала DB через элемент ИЛИ вЂ . 15 триггер 10 установит50 ся в состояние 0". На этом процесс обработки данной инструкции закон.чится, Обработка инструкции группы ВЫХОД осуществляется на три команды ПК.

При выполнении первой камлнды код

55 инструкции считывается иэ памяти ПК, при этом состояние процессора не изменяется. При выполнении второй команды из памяти IIK считывается байт

1476464 состояния каналов вывода. Состояние процессора также не изменяется. При выполнении третьей команды под действием сигнала STB триггер 10 устанавливается в состояние "1" и активизирует работу дешифра тора 3. Также под действием сигнала STB в регистр

1 запишется код слова состояния, обеспечивающий образование сигнала

W0. На вход 71 поступает код инструкции группы ВЫХОД, посредством чего образуется сигнал "1" на соответствующих выходах дешифратора 3.

Тогда под действием сигнала WR на выходе элемента И 29 образуется сигнал С4. На шину 70 поступает байт состояния,. в котором находится бит состояния обрабатываемой инструкции.

С выхода триггера 11 сигнал РЕ3 поступает на элементы И 30-35, тогда сигнал "1" образуется на выходе элемента ИЛИ 20 и 21. На информационные входы дешифраторов 4 и 5 с входа 71 поступает код номера бита обрабатываемой инструкции. Тогда на соответствующем выходе дешифратора 54 или 5 образуется сигнал "О", который поступает на вход соответствующего элемента И-HE группы элементов 49-56 или 57-64. Таким образом, байт состояния канала вывода поступает с шины

70 на информационные входы узла 68 через группы элементов И-НЕ 54-56 и 57-64, что обеспечивает установку бита, соответствующего обрабатывае—

t l 11 мому каналу вывода в состояние 1 или "О". Аналогичным образом, под

-действием сигналов Т3, Т4 и С4 происходит работа триггеров 11-14, но ниже. Также сформируется сигнал сброса на выходе 76. По заднему фронту сигнала WR через элемент ИЛ1-HE 15 триггер 10 установится в состояние

"0" и на этом процесс обработки инструкции группы ВЫХОД закончится.

При передаче информации в каналы вывода в цепях А8-А13 входа 71 уста.навливается код 1111111. Затем активизируется дешифратор 3 и на его соответствующем выходе образуется сигнал "1". Тогда на выходе элемента И 48 образуется сигнал ВБР В/В, посредством которого запускаются одновибраторы 8 и 9. Тогда на выходе одновибратора 9 образуется сигнал

ГТ и приблизительно через 6 мкс на

11 выходе 83 образуется сигнал Вывод".

IIpH приеме информации из к аналов ввода в цепях А8-А13 входа 71 устанавливается код 111111 . Аналогичным. образом сформируются сигналы ВБР В/В и ГТ, а на выходе 85 образуется сигнал 1Ввод

Как показано в табл. 2 инструкция

НАЧАЛО ВЕТВИ (НВТ) может обрабатываться вместе с инструкцией ЛИНИЯ или любой инструкцией группы ВХОД, или ВЫХОД в соответствии со ступенчатой электрической схемой, представленной на фиг. 2. Фрагмент РП будет

l5 состоять из следующих инструкций:

-1 Хl 1. «I- Х5

-О- У l

Х2 Е «I- Х6 Е «1- Х9

w«ь хз :-О- У2

1: -ll- X4 -11- Х7 М" gl- Х10

С вЂ” С -II- X8 -0- УЗ, обработка которых осуществляется в

25 соответствии с данными табл. 3, причем в примере предполагается, что на выходе элемента ИСКЛЮЧАЮЩЕЕ ИЛИ 69 сигнал СОСТ будет иметь "О" при обработке инструкций Х1, ХЗ, Х5, Х7

30 и Х9 и "1" при обработке инструкций

Х2, Х4, Х6, Х8, Х10, т.е. датчики управляемого объекта, соответствующие элементам Xl, X3, Х5, Х7 и Х9 включены, а остальные датчики выключены, что в результате обработки обеспечивает выключение исполнительных механизмов, относящихся к элементам Уl и УЗ, и включение исполнительного механизма, относящегося к эле40 менту У2.

При обработке инструкции по сигналу Cl происходит изменение состояния процессора, т.е. обработка инструкции 1: 1 а по сигналу С2 про45 исходит обработка инструкции -II- .

При обработке инструкции типа С -Опо сигналу С1 осуществляется обработка инструкции - -, а по сигналу С4 обработка инструкции «З- . Поэтому в РП инструкция занимает одну ячейку памяти вместе с инструкцией группы ВХОД или ВЫХОД.

Фо рмула из о б ре т ения

Однобитовый процессор и рограммируемого контроллера, содержащий пять триггеров, три дешифратора, формирователь импульсов, три одновибратора, 7i 6»

25 мультиплексор, узел дву«напр » BJI» нпай передачи данных, элeb!e«IT }1СКЛ10»{ЛЮЦЕ}

ИЛИ, цва элемента И-НЕ, элемент

ИЛИ-111 восемь э.««ементав 1ПИ, регистр, цвe группы элементов И-}1E и двадцать три элемента И, причем информационный выход узла двунаправленной передачи данных поразрядно подключен к информационному входу мультиплексора и первым входам элементов И-НЕ первой группы, кроме того, первый и второй разряды информационного выхода узла двунаправленной передачи данных подключены соответственно к первому и второму разрядам информационного входа регистра, первый и второй разряды выхода которого подключены соответственно к первому управляющему входу узла двунаправленной передачи даннь«х и первому входу первого элемента И, второй вход которого подключен к первому разряду входа кода команды пра— цессара, с второго па четверть»й разряды входа кода команды процессора соединены соответственна с гервого по третий информационными входами первого и второго дешифратарав, соответственно с первого по третий входами второго элемента И и соответственно с первого по третий управляющими входами мультиплексора. выход которого соединен с первым входом элемента ИСЕЛЮЧАЮШЕЕ ИЛИ, второй вход которого соединен с первьгл выходом третьего дешифратара и первым входа>; первого элемента ИЛИ, второй вхо> которого соединен с втарьп« выходом третьего дешифратора, первый вход которого соединен с выходом первоro триггера, вход установки в

"1" которого соединен с входом синхронизации регистра, выходом первого элемента И-НЕ и подключен к выходу признака начала обработки процессора, вход сброса которого подключен к входам установки в "О» регистра, первого триггера и первым входам второго элемента ИЛИ, второй вход которого соединен с выходом третьего элемента

И, первый вход которого соединен с выходом четвертого элемента И, первый вход которого соединен с выхопом пятого элемента И и первым вхоцам третьего элемента ИЛИ, второй вход которого соединен с первым вхоцом шестого элемента И и выхацом седьмого элемента И, первый вход которого

1«с дк«г.",:Ie«I к в « а}»а. у у«»р,«в:«яю««н Iv вхацу уз «а двунаllpB«b»lå«,«а«1 1«ере««1«»1«« да««««ь«х, перв««b! «..хода 1 э.»«еме««та

1EI»»»-};» ll »o» «,.ч>».о э«»» . ь «11» И l; тре. тьему входу первого зле"!O«ITB И к входу признака режи «а ll«loB«пр« песссра, вход пр««з««ака реж«.ма гывада процессора подключен к второму входу элемента ИЛИ-НЕ I«пер««ым вход««л«девятога и пятого элементов 11 вь»ход элемента ИЛИ-IIE соединен с входам синхронизации первого триггера, информационный вход которого подключен к шине нулевого потенциала, с пятого по седьмой разряды вхопа кода команды процессора подключены к входам соответственно с в, Оро«а Ilo четвертый третьегc ешифратара, выха ы первого деш«лфра тарз оо Bäl-не««ы с B To рыми входами элементе г. И-1 I=. первой группы, вь«копь« кс тарь»х coelr«IE!e«!bl с первыми входам л элементов 11-НЕ второй группы, вторые входы и выходы которых саед Ile»b! con TBe Tc TBB»«IO с выходами BTopol дешифратара и информационными входам«-; узла двунаправленной передачи га«п«ых, информационный вход-вь«хад которого подключен к информационному входу-выходу процессора, третий выход третьего дешифратора соеди««ен с первыми входами четвертого элемента 1}ЛИ и десятого элемента И, а также с прямым входам адинна дна та го элемента И, инке рсный вход которого саед««нен с первыми вхадами с двенадцатога по четырнад атый эле— ментов И, вторым входам десятога элемента И, Bbmo o» второго триггера, инверсным входом пятнадцатого лемента И, прямой вход которого соединен с вторым входам двенадцатого элемента И, вторым входам четвертого элемента ИЛИ и четвертым выходом третьего дешифратора, пятый выход которого соепинен с третьим входам четвертого элемента ИЛИ и вторым входом четырнадцатого элемента И, выход которого соединен с первым входам пятого элемента ИЛИ, в= îðîé и трет«пл входы и выход которого саецпнены соответственно с выходами цесятаго и пятнадцатога элементов И и страбируюшим входом второго деш««фра тора, шестой выход третьего дешифратора соединен с четвертым вхацом четвертого элемента ИЛИ и вторым входам тринадцатого элемента И, выход которого соединен с первым входом шестога элемента ИЛИ, второй и третий входы и выход которого соединены соответственно с выходами двенадцатого и одиннадцатого элеь.ентов 11 и стробирующим входом первого дешифратора, седьмой выход третьего дещифратора соединен с чет— вертым входом второго элемента И, выход которого соединен с E, .ýäîì первого одновибратора, вторыми входами восьмого и девятого элементов И и подключен к выходу признака обращения к каналам ввода-вывода процессора, выход первого элемента ИЛИ соединен с вторым входом седьмого элемента И и первым входом шестого элемента ИЛИ„ второй вход которого соединен с выходом четвертого элемента ИЛИ и вторым входом пятого элемента И, выход седьмого элемента ИЛИ подключен к выходу управления модификацией адреса процессора, первый синхровход и вход признака начала обработки процессора подключены соответственно к инверсному и прямому входам первого элемента И вЂ” НЕ, выход третьего элемента

ИЛИ соединен с входом запуска формирователя импульсов и входом второго одновибратора, выход которого соединен с выходом признака окончания обработки инструкций процессора, выход первого элемента И соединен с первыми входами шестнадцатого и семнадцатого элементов И, второй синхровход процессора подключен к тактовому входу формирователя импульсов, первый выход которого соединен с вторым входом шестнадцатого элемента И и вторым входом шестого элемента И, выход которого соединен с первым входом восемнадцатого элемента И, второй вход и выход которого соединены соответственно с выходом элемента

ИСКЛЮЧАЮЩЕЕ ИЛИ и входом установки в "0" второго триггера, выход которого соединен с первым входом восьмого элемента ИЛИ и информационным входом третьего триггера, вход синхронизации которого соедийен с выходом -девятнадцатого элемента И, первый вход которого соединен с выходом шестнадцатого элемента И и первыми входами двадцатого и двадцать первого элемен-.— тов И, выходы которых соединены соответственно с входом синхронизации четвертого триггера и первым входом установки в "1" второго триггера, второй вход установки в 1 которого

11 !1 соединен с выходом второго элемента

7 64 61 1

11ЛИ, входамп установки в "О" третьего и пятого триггеров и первым входом установки в 0 четвертого триг5 гера, выход которого соединен с вторыми входами восьмого элемента ИЛИ и двадцать первого элемента 1!, выход восьмого элемента ИЛII соединен с информационным входом четвертого триггера, второй вход установки в "011 которого соединен с выходом двадцать второго элемента И, первый вход которого соединен с выходом семнадцатого элемента И и первыми входами

15 двадцать третьего элемента И и второго элемента И-НЕ, выходы которых соединены с входами синхронизации соответственно второго и пятого триггеров, второй вход семнадцатого

20 элемента И соединен с вторым выходом формирователя импульсов и вторым входом четвертого элемента И, информационный вход и инверсный выход пятого триггера подключены к вторым

25 входам третьего и девятнадцатого элементов И, прямой выход пятого триггера соединен с вторыми входами двадцатого и двадцать третьего элементов И, выход третьего триггера соединен с первым входом двадцать четвертого элемента И, выход которого соединен с информационным входом второго триггера, выход первого одновибратора соединен с третьим вхо35 дом девятого элемента И и входом третьего одновибратора, выход которого соединен с четвертым входом девятого элемента И и подключен к выходу признака готовности процессора, выходы сопровождения вывода и сопровождения ввода процессора подключены к выходам соответственно девятого и восьмого элементов И, о т л и ч аю шийся тем, что, с целью повы45 шения быстродействия за счет реализации одновременной обработки различных типов инструкций, он содержит шифратор, с первого по восьмой входы которого объединены и подключены

50 к информационному выходу узла двунаправленной передачи данных, девятый вход и первый выход шифратора соединены соответственно с выходом первого элемента И третьим входом третье55 го элемента ИЛИ, четвертый вход которого соединен с вторыми входами второго элемента И-НЕ и двадцать четвертого элемента И, третьими входами девятнадцатого, двадцатого и

13 147б464 двадцать первого элементов ц и вто- третьего

Рым выходом шифратора, третий выход двадцать которого соединен с пятым входом двадцать

14 элемента 11ЛИ, вторым входом второго и третьим входом первого элементов И.

Таблица l

Код в шине 70

Состояние выходов

D7 D6 D5 D4 D3 D2 D) D0 I II III (линия) (НВТ) (КВТ) 0 0

1 0

0 1

0 1 0 0 0 0 G 0 1

0 0 0 0 1

0 0 1 0 0

1. 1 0 0

0 1 0 0

1 Х X Х Х Х Х X 0 1 0

Где ХХ...Х вЂ” любой код, кроме указанных выше.

Твбпнцв2

Группа Функция

А13 A12 All AIO A9B АВ А7 Аб А5 А4 АЗ А2 А! АО

Ннемоника

02 D6 D5 DA D3 D2 Dl DO

О О О Адрес бита вход

Адрес байта

Опрос состояния битв на

s байте включение

О О О

Опрос состояния бита на вкоечение

Адрес байта

О 1 0 l 1 Адрес бита в байте

Устаиовкв битв бев фиксации .Овыход

О 1 О

Очистка битв бев фиксации -ФАдрес байта

Адрес бита в байте

О I

Установка бита с фиксацией «3" о

-ФОчистка бита с фиксацией

1 1вабой элемент кроме

ВЕТВЪ Нвчвдо ветви конец ветвей

О 0 О О О

О О О О О

1 О

О 1 О О

О О О 0

О 1 0 О

О 1 О . О

Линия (нет операции) 40

Таблица 3

Состояйие триггеров восле обработки

Шаг Элементы инструкции

Ло гический уровень сигнала

СОСТ

Процесс обработки

11 12 13 14

Формируются сигналы С2, ТЗ и Т4 ° 1

Состояние триггера 11 не изменяется, так как элемент И 4l будет закрыт;

1 31- . Х1

0 0 0

2 С 11- Х2

Под действием сигналов Cl, Т2 и 0

НВТ информация с триггера ll перепишется в триггер 13. Под действием сигналов Cl, Т4 и

НВТ триггер 12 установится в состояние "1" (откроется ветвь).

Под действием сигналов С2, ТЗ и

СОСТ триггер 11 установится в состояние "0".

1 1 .0

1476464

Ша r Элементы инструкции

Состояние триг.геров после обработки

Процесс обработки

Логический уровень сигнала

СОСТ

Т-T

11 13 14.0

3 -И- ХЭ

0 0

4 1 -П" Х4

5 Г

1 1 0

0 1 0

1 1 1 0

0 . 1 !

7 3 .И. Хб

0 l. 0

1 0 1 0

См. шаг 1.

9 -Ь. Х7

10 С !1- Х6

11 О Уl

1 1 0

1 1 0

6 " („Н- Х5 0

16 1родо;I : не табл. 3

Под действием сигналов Сl, ТЭ и 1

НВТ в триггер 14 запишется результат логического сложения по.

ИЛИ с выходов триггеров ll и 14, под действием сигналов Cl, Т4 и

НВТ информация с триггера 1Э перепишется в триггер ll. По заднему фронту 12 установится в состояние "0" (закроется ветвь).

Затем сформируются сигналы С2, ТЭ, Т4, которые не изменят состояния процессора.

См. шаг 2 (откроется ветвь). 0

Под действием сигналов Cl ° ТЭ и

НВТ в триггер 14 запишется рез ульта т ло гическо ro сложения по ИЛИ с выходов триггеров ll u

14 под действием сигналов Сl, Т4, НВТ информация с триггера 13 перепишется в триггер 11, по заднему фронту совокупности. этих сигналов триггер 12 установится в состояние "0Я (закроется ветвь).

Под действием сигналов Cl T3 и

НВТ информация с триггера 11 перепишется в триггер 13. Под действием сигналов Cl Т4 и НВТ триггер 12 установится в состояние "1" (откроется ветвь). Затем сформируются сигналы С2, ТЭ и Т4, которые не изменят состояние процессораа.

См. шаг 5 (закроется ветвь). Под 0 действием сигналов СЭ, Т2 и СОСТ триггер 11 установится в состояние "0", Под действием сигналов Сl, ТЭ и 1

КВТ в триггер ll запишется результат логического сложения по ИЛИ с выходов триггеров 11 и 14, под действием сигналов Сl, Т4 и КВТ триггер 14 установится в состояние "0".

См. шаг 1 (откроется ветвь). 0

С триггера 11 выдается сигнал 0

РЕЗ ("О"), затем формируются сигналы С4 и Т4, которые не изменят состояние. процессора.

1476464

1 I

Состояние триггеров после обра ба тки!

Наг Элементы инструкции

Логический уровень сигнала

СОСТ

Процесс обработки

l2 й. -11- Х9

13 Т: -О- У2

0 1 0

1 1 0

0 1 1

0 0 0

/Олллллл

14 Т: -Ц- Х I О 1

15 -О- У3!

Пр д::i --сппе табл. 3

I 1 12 13 14 т

См. шаг 3 (закроется ветвь). 1

Под действием сигналов Сl, ТЗ и 1

НВТ информация с триггера 11 heрепишется в триггер 13. Под дей" ствием сигналов CI Т4 и НВТ триггер 12 установится в состояние "1" (откроется ветвь). C триггера 11 выдается сигнал РЕ3 ("1"). Затеи сформируются сигналы

С4 и Т4, которые не изменят состояние процессора.

См. шаг 2 (закроется ветвь). 0

С триггера I I выдается результат 1 (сигнал PE3) уровнем "0". Затем под действием сигналов С4 и Т4 триггеры !3 и 14 установятся в состояние "0, триггер 11 — в состояние "!", триггер 12 останется в состояние "0" Процессор установится в исходное состояние, 1 4 7 6464

Составитель Ю. Ланцов

Редактор Ю. Середа Техред М.Дидык Корректор Л. Патай

Заказ 2157/49 Тираж 669 Подписное

ВНИИПИ Государственного. комитета по изобретениям и открытиям при ГКНТ СССР

113035, Москва, Ж-35, Раушская наб., д. 4/5

Производственно-издательский комбинат "Патент", г. Ужгород, ул. Гагарина, 101