Цифровой синтезатор частот

 

Изобретение относится к радиотехнике и м.б. использовано для получения дискретной сетки стабильных частот от одного источника опорных колебаний. Цель изобретения - снижение потребления мощности от источника питания. Цифровой синтезатор частот содержит перестраиваемый г-р 1, делитель частоты 2 с переменным коэффициентом деления (ДПКД), фазовый детектор 3, усилитель 4 постоянного тока, аналоговый сумматор 5, фильтр 6 нижних частот, блок 7 опорных частот, два ЦАП 12 и 13. Для достижения цели введены блок 8 изменения кода, сумматор 9 кодов и два накопителя 10 и 11. Поскольку изменение коэффициентов деления ДПКД 2 на величину ± 1 производится с помощью сумматора 9 по установочному входу ДПКД 2 на частоте, в N<SB POS="POST">1</SB> раз ниже частоты г-ра 1, то снижается потребление мощности от источников питания. Соединение тактовых входов накопителей 10, 11 и блока 8 с выходом блока 7 позволяет также уменьшить время точной подстройки на нужную частоту. 1 ил.

СОЮЗ СОВЕТСНИХ.

СОЦИАЛИСТИЧЕСНИХ

РЕСПУБЛИК (19) (11) 632 А1 (51) 4 Н 03 L 7/18

ОПИСАНИЕ ИЗОБРЕТЕНИЯ

Н А BTOPCHOMY СВИДЕТЕЛЬСТВУ

2 делитель 2 частоты с переменным коэффициентом деления (ДПКД), фазовый детектор 3, усилитель 4 постоянного тока, аналоговый сумматор 5, фильтр

6 нижних частот, блок 7 опорных частот, два ЦАП 12 и 13. Для достижения цели введены блок 8 изменения кода, сумматор 9 кодов и два накопителя 10 и 11. Поскольку изменение коэффициентов деления Д11КД 2 на велччину 1 производится с помощью сумматора 9 по установочному входу ДПКД 2 на частоте в и, .раз ниже частоты г-ра 1, то снижается потребление мощности от источников питания. Соединение тактовых входов накопителей 10, 11 и блока 8 с выходом блока 7 позволя- ® ет также уменьшить время точной подстройки на нужную частоту. 1 ил.

ГОСУДАРСТВЕННЫЙ НОМИТЕТ

ПО ИЗОБРЕТЕНИЯМ И ОТКРЫТИЯМ

IlPH ГКНТ СССР

1 (21) 4171267/24-09 (22) 30.12.86 (46) 30.05.89. Бюл. М - 20 (72) А.Г. Разливкин, В.Е. Ершов и Г.Ф. Варфоломеев (53) 621.373.42 (088.8) (56) Заявка ЕПВ У 0089719, кл. Н 03 L 7/18, 7/22, 1983.

Патент Великобритании У 2117198, кл. Н 03 L 7/00, 7/18, 1983. (54) ЦИФРОВОЙ СИНТЕЗАТОР ЧАСТОТ (57) Изобретение относится к радиотехнике и м.б. использовано для получения дискретной сетки стабильных частот от одного источника опорных колебаний. Цель изобретения — снижение потребления мощности от источни.ка питания. Цифровой синтезатор частот содержит перестраиваемый г-р 1, С:

4 ь

СО

Cb

СФ

hvl

1483632

Изобретение относится к радиотехнике и может быть использовано для

I получения дискретной сетки стабильных частот от одного источника опорных колебаний.

Целью изобретения является снижение потребления мощности от источника питания.

На чертеже представлена электрическая структурная схема цифрового . синтезатора частот.

Цифровой синтезатор частот содержит перестраиваемый генератор 1, делитель 2 частоты с переменным коэффициентом деления (ДПКД), фазовый детектор 3, усилитель 4 постоянного тока, аналоговый сумматор 5, фильтр

6 нижних частот, блок 7 опорных частот (БОЧ), блок 8 изменения кода, сумматор 9 кодов, первый накопитель

10, второй накопитель 11, первый цифроаналоговый преобразователь (ЦАП) t2 второй ЦАП 13.

1О

Цифровой синтезатор частот работа- 25 ет следующим образом.

Перестраиваемый генератор 1, ДПКД

2, фазовый детектор 3, усилитель 4, аналоговый. сумматор 5 и фильтр 6 образуют кольцо фазовой автоподстрой- З0. ки. При целочисленном коэффициенте деления ДПКД 2 (n,) на кодовый вход первго накопителя 10 поступает код нуля (п = О). Сигнал переноса в пер2 вом накопителе 10 отсутствует, а код суммы на кодовом выходе первого накопителя 10 может быть любой, квазислучайный; Если на кодовые входы и первого накопителя 10 подать код какого-нибудь числа, а затем выключить 40

его, то на кодовом выходе первого накопителя 10 также может быть квазислучайный код. Код суммы второго накопителя 11 изменяется после каждого импульса с БОЧ 7. Импульсы пере-45 носа с второго накопителя 11 поступают на вход блока 8 изменения кода, который осуществляет изменение кода .на величину -t 1. В исходном состоянии с первого выхода блока 8, который осуществляет изменение кода на

+1, на вход первого разряда сумматора 9 поступает "О", а с второго выхода, который осуществляет изменение кода на -1, на вход второго разряда сумматора 9 поступает "1". В результате код, поступающий на кодовый вход сумматора 9 (и,), на его выходе/ увеличивается на две единицы и коэффициент деления ДПКД 2 становится равным N = n,+ 2.

При поступлении импульса переноса на вход блока 8 изменения кода на его первом выходе появляется уровень

"1" на время, равное двум периодам опорной частоты с выхода БОЧ 7 или . двум периодам колебаний по выходу

ДПКД 2, что характерно для режима синхрониэма. Появление единицы на два периода приводит к увеличению на единицу выходного кода сумматора 9.

Коэффициент деления ДПКД 2 равен

N - =N + 1 = n,+ 3. В следующем периоде опорной частоты на втором выходе блока 8 изменения кода появляется

"О", что приводит к уменьшению выходного кода сумматора 9 и коэффициента деления ДПКД 2 до величины Nq= и,+ 1, В результате средний коэффициент деления ДПКД 2 за период остается равным n + 2.

В следующем периоде опорной частоты блок 8 изменения кода возвращается в исходное состояние и.коэффициент деления ДПКД 2 до поступления очередного импульса переноса равен п,+ 2.

Если в первом накопителе 10 код на выходе суммы равен нулю, то на выходе переноса второго накопителя

11 импульсы переноса отсутствуют и коэффициент деления ДПКД 2 в каждый период деления равен и;+ 2.

При включении дробных разрядов по кодовому входу первого накопителя

10 импульсы переноса с выхода переноса первого накопителя 10 поступают на сумматор 9, суммируются в нем с кодом целой части и в некоторых периодах деления ДПКД 2 увеличивают .его коэффициент деления иа единицу.

На кодовые входы второго накопителя 11 каждый период опорной частоты поступает разный код, и на выходе переноса второго накопителя 11 появляются импульсы с переменным за коном следования. По этому же закону происходит модуляция коэффициентов деления ДПКД 2.

Для дополнительной аналоговой компенсации первый и второй выходы блока 8 изменения кода включены на входы второго ЦАП 13 с соответствующими весовыми коэффициентами, вы,ходной сигнал которого имеет форму зеркального отображЕния функции изменения коэффициентов деления. Этот сигнал компенсирует изменения коэффи-!

1483632

Ф о р м у л а изобретения

Цифровой синтезатор частот, содержащий соединенные в кольцо перестраиваемый генератор, делитель частоты с переменным коэффициентом деления, фазовый детектор, усилитель

Составитель Ю. Ковалев

Техред Л.Сердюкова

Корректор Э. Лончакова

Редактор И, Рыбченко

Заказ 2851/55 Тираж 884 Подписное

ВНИИПИ Государственного комитета по изобретениям и открытиям при ГКНТ СССР

113035, Москва, Ж-35, Раушская наб., д. 4/5

Производственно-издательский комбинат "Патент", r.Óæãoðîä, ул. Гагарина, 101 циентов деления, связанные с образованием импульсов переноса второго накопителя 11, т.е. с модуляцией коэффициентов деления, а изменения, связанные с изменением суммы на кодовом выходе второго накопителя 11, компенсируются при помощи первого

ЦАП 12.

Сигналы первого и второго IIPJI 12 и 13 поступают на аналоговый сумматор 5 со своими весовыми коэффициентами, которые зависят от параметров кольца фазовой автоподстройки.

Поскольку изменение коэффициентов деления ДПКД 2 на величину 1 производится с помощью сумматора 9 по установочному входу ДПКД 2 на частоте в п раз ниже частоты перестраит ваемого генератора 1, это позволяет снизить потребляемую мощность от источников питания. Соединение тактовых входов первого и второго накопителей 10, 11 и блока 8 изменения кода с выходом БОЧ 7 позволяет также уменьшить время точной подстройки на нужную частоту, так как программа управления коэффициентами деления в ДПКД 2 не зависит от его входной частоты. постоянного тока, аналоговый сумматор и фильтр нижних частот, блок опорных частот, выход которого подключен к другому входу фазового детектора, первый и второй цифроаналоговые преобразователи, вы.оды которых подключены соответственно к второму и третьему входам аналогового сумматора, отличающийся тем, что, с целью снижения потребления мощности от источника питания, в него введены последовательно соединенные первый накопитель, второй накопитель, блок изменения кода и сумматор кодов, выход и вход переноса которого подключены соответственно к установочному входу делителя частоты с переменным коэффициентом деления, и к выходу переноса первого накопителя, информационный выход . второго накопителя соединен с входом первого цифроаналогового преобразователя, тактовые входы первого накопителя, второго накопителя и блока изменения кода объединены и подключены к выходу блока опорных частот, второй выход блока изменения кода соединен с вторым входом сумматора кодов, а первый и второй выходы блока изменения кода подключены соответственно к первому и второму входам второго цифроаналогового преобразователя, кодовые входы первого накопителя и сумматора кодов являют35 ся соответственно входом дробной части и входом целой части коэффициентов деления.