Устройство для передачи и приема сигналов

 

Изобретение относится к радиотехнике. Цель изобретения - повышение скорости передачи. Устр-во для передачи и приема сигналов содержит на передающей стороне коммутатор, два стековых запоминающих блока, четыре блока задержки, три сумматора, два блока вычитания, два ключа и блок синхронизации, а на приемной стороне коммутатор, три блока задержки, три сумматора, два блока вычитания, два стековых запоминающих блока и блок синхронизации. На передающей стороне из исходного сигнала формируются первые половины четных компонент и вторые половины нечетных компонент, которые одновременно передаются в канал связи. При этом осуществляется повторение первых половин четных компонент без изменения их знака и одновременное повторение вторых половин нечетных компонент с изменением их знака на противоположный. Из канала связи сигнал поступает на приемную сторону, где происходит удвоение компонент и совмещение во времени четных компонент отрезков исходного сигнала с нечетными компонентами. В результате формируется удвоенный исходный сигнал. 4 ил.

СОЮЗ СОВЕТСКИХ.

СОЦИАЛИСТИЧЕСКИХ

РЕСПУБЛИК ((9) (11 l (5п 4 H 04 В 15/00

3".f.ÈéÌ

> -г:.

1>я>,, .,t-ДЧ

ОПИСАНИЕ ИЗОБРЕТЕНИЯ

К АВТОРСКОМУ СВИДЕТЕЛЬСТВУ

ГОСУДАРСТВЕННЫЙ КОМИТЕТ

ПО ИЗОБРЕТЕНИЯМ И ОТКРЫТИЯМ

ПРИ ГКНТ СССР (21) 4229235/24-09 (22) 13.04.87 (46) 30.06.89. Бюл, >(> 24 (71) Горьковский политехнический институт (72) В.А.Дюшков (53) 621.396.6 (088.8) (56) Зюко А,Г, и др. Теория передачи сигналов. M.: Связь, 1982, с.215.

Справочник по теоретическим основам радиоэлектроники, M.: Энергия, 1977, т. 2,с. 141. (54) УСТРОЙСТВО ДЛЯ ПЕРЕДАЧИ И ПРИЕИА СИГНАЛОВ (57) Изобретение относится к радиотехнике, Цель изобретения — повышение скорости передачи. Устр-во для передачи приема сигналов содержит на передающей стороне коммутатор, два стековых запоминающих блока, четыре блока задержки, три сумматора, два блока вычитания, два ключа

Изобретение относится к радиотехнике и может быть использовано в системах связи.

Цель изобретения — повышение скорости передачи.

На фиг.1 приведена структурная схема передающей стороны устройства; на фиг.2 — схема приемной стороны устройства; на фиг.3 — временные диаграммы, поясняющие работу передающей стороны; на фиг,4 — временные диаграммы, поясняющие работу приемной стороны.

Устройство для передачи и приема сигналов содержит на передающей сто2 и блок синхронизации, а на приемной стороне — коммутатор, три блока saдержки, три сумматора, два блока вычитания, два стековых запоминающих блока и блок синхронизации, На передающей стороне из исходного сигнала формируются первые половины четных компонент и вторые половины нечетных компонент, которые одновременно передаются в канал связи. При этом осуществляется повторение первых половин четных компонент беэ изменения их знака и одновременное повторение вторых половин нечетных компонент с изменением их знака на противоположный. Из канала связи сигнал поступает на приемную сторону, где происходит удвоение компонент и совмещение во времени четных компонент отрезков исходного сигнала с нечетными компонентами. В результате фор» мируется удвоенный исходный сигнал.

4 ил. роне коммутатор 1, имеющий информационный вход, первый и второй стековые запоминающие блоки 2i и 2, первый и второй блоки 3, и 3,2 задержки, первый сумматор 4, первый блок 5 вычитания, первый и второй ключи 6 и

7, четвертый блок 8 задержки, третий сумматор 9, второй блок 10 вычитания, третий блок 11 задержки, второй сумматор 12 и блок 13 синхронизации, имеющий синхровыход, а на приемной стороне — коммутатор 14, имеющий информационный вход, первый блок 15 задержки, первый сумматор 16, первый блок 17 вычитания, первый стековый

14907 запои :лающий блок 18, гретий сумматор 19, второй стековый запоминающий блок 20, третий блок 21 задержки, второй блок 22 вычитания, второй блок

23 задержки, второй сумматор 24 и блок 25 синхронизации, имеющий синхровход, Устройство для передачи и приема сигналов работает следующим образом. 10

На передающей стороне (фиг.1) исходный сигнал 3(ь) поступает на коммутатор 1. В течение интервала времени 0-T вход коммутатора 1 соединен с первым выходом коммутатора 1, в те- 15 чение следующего интервала T-2T — с вторым выходом, затем опять с первым, потом с вторым и т,д, Таким образом, коммутатор 1 разделяет исходный сигнал $(с) на отрезки длительностью Т: S (t), S (t), $т(), $ „".(t)... (фиг.З) °

При этом на первый выход коммутаI

II I тора 1 поступают отрезки S (t), $, (t) и т,л. (фиг.Зб), а на другой выход—

S (t), $,t) и т.д, (фиг.Зв), Каждый из отрезков с нечетным номером вводится в стековый запоминающий блок 2, в течение интервала времени gt = Т и одновременно поступает Зр в блок 3, задержки. В течение следующего интервала времени gt = Т этот отрезок выводится из блока 2, в обратном порядке (фиг,Зд), Таким образом, блок 2, инвертирует во времени нечетные отрезки сигнала, при этом инвертированные отрезки оказываются задержанными на время T.

Неинвертированные отрезки, про::одя через блок З задержки, задерживаются на величину Т (фиг.Зг).

Аналогично отрезки сигнала с четными номерами (фиг,Зв) инвертируются в блоке 2 (фиг,Зж), а также задерживаются на время Т в блоке 3 задержки (фиг.3e), 45

Блок 2 работает в противофазе с блоком 21, а именно, когда четный отрезок вводится в блок 2, предшествующий ему нечетный отрезок выводится из блока 2< и, наоборот когда четный ЗО отрезок выводится иэ блока 2, следующий нечетный отрезок вводится в блок 2, и т.д, Противофазная работа блоков 2, H

2 обеспечивается блоком 13 синхронизации, Выход блока 21 объединен с выходом блока 2, так как их выходные сигналы

18

Д не перекрываются во времени (фиг.Зд, ж) ° Па этой же причине (фиг.Зг, е) объединены выходы блоков 3, и З .

На сумматор 4 и блок 5 вычитания поступают сигналы либо с блока, и блока 3, задержки (фиг.Зг, д),либо в следующий интервал времени длительностью

Д = Т с блока 2 и блока З (фиг.Зе, ж). При этом на выходе сумматора 4 образуется непрерывная последовательность удвоенных четных компонент отрезков исходного сигнала (фиг.Зз), а на выходе блока 5 вычитания — последовательность удвоенных нечетных компонент (фиг.Зи) "ех же отрезков, Ключи 6 и 7, управляемые блоком

13 синхронизации, работают противофаэно, причем на каждом интервале времени ht = Т на протяжении первой половины интервала ключ 6 открыт, а ключ 7 закрыт; в течение второй половины интервала Т открьГт ключ,7, а ключ 6 закрыт ° В открытом состоянии ключи 6 и 7 имеют коэффициент передачи, равный 0,5, Таким образом, ключ

6 пропускает только первые половины четных компонент (фиг.Зк), а ключ

7 — только вторые половины нечетных компонент (фиг.4м).

Первые половины четных компонент (фиг.Зк) задерживаются в блоке 8 задержки на время Т/2 (фиг,Зл) и складываются в сумматоре 9 с вторымиполовинами нечетных компонент (фиг.Зм).Выходное напряжение сумматора 9 (фиг.Зн) через сумматор 12 поступает в канал связи, В результате в канал связи передаются одновременно первые половины четных компонент и вторые половины нечетных компонент.

Повторение первых половин четных компонент беэ изменения их знака и одновременное повторение вторых половин нечетных компонент с изменением их знака на противоположный осуществляются с помощью блока 10 вычитания, блока 11 задержки на время

Т/2 и сумматора 12. Работу этих блоков иллюстрируют диаграммы на фиг.3о, п, р.

На:приемной стороне (фиг,2) принятый сигнал S(t) (фиг,4а) поступает на коммутатор 14, работающий таким образом, что в течение каждого отрезка времени gt = Т первая половина сигнального отрезка длительностью Т/2 передается на первый выход коммутатора (фиг.4б), а вторая поло1490718 6

40

55 вина — на второй выход коммутатора

14 (фиг.4в), Для совмещения укаэанных полуотреэков во времени служит блок 15, задерживающий первые полуотреэки на время Т!2 (фиг,4г).

Выходное напряжение блока 15 задержки складывается в сумматоре 16 с напряжением второго выхода коммутатора 14, а также вычитается иэ него в блоке 17 вычитания, При этом на выходе сумматора 16 выделяются удвоенные первые половины четных компонент (фиг,4д), а на выходе блока

17 вычитания — удвоенные и взятые со знаком — вторые половины нечетных компонент (фиг.4е) отрезков исходного сигнала, Восстановление четных компонент отрезков (длительностью Т) исходного сигнала S(t) осуществляется с по— мощью блока 18 и сумматора 19 (фиг,4 д, ж, э), а восстановление нечетных компонент — с помощью блока 20, блока 21 задержки и блока 22 вычитания (фиг.4е, и, к, л), Блоки 18 и 20 благодаря блоку 25 синхронизации работают синхронно, инвертируя во времени соответс?не»но удвоенные первые половины четных компонент и удвоенные вторые половины нечетных компонент. При этом на выходе блока 18 образуются удвоенные вторые половины четных компонент (фиг,4ж), а на выходе блока 20 — удвоенные первые половины нечетных компонент (фиг, 4и), 1

Выходное напряжение сумматора 19 (фиг,4з), представляющее собой удвоенные четные компоненты отрезков исходного сигнала S(t) длительностью

Т, задерживается в блоке 23 задержки на время Т/2 (фиг,4м) и складывается в сумматоре 24 с удвоенными нечетным» компонентами, поступающими из блока вычитания 22 (фиг.4л), Блок 23 задержки совмещает во времени четные компоненты отрезков исходного сигнала S(t) с нечетными компонентами, На выходе сумматора 24 формируется удвоенный исходный сигнал 2S(t) (фиг,4»). формула изобретения

Устройство для передачи и приема сигналов, содержащее на передающей стороне коммутатор„ имеющий информационный вход, четыре блока задержки, IIepl3b1It » вторс и сi ма?Opii 1 б:;ок синхронизации. »меющ?гй синхро«3ход, а также второй гыход, соединенный с управляющ»м «зходсм ко?1«1утатора, причем первый и ?3торой выхо «ы коммутатора подключены соответственно к входам первого » второго блоков задержки, выходы которых объединены и подключены к первому входу первого сумматора, выход третьего блока задержки соединен с первым входом второго сумматора, выход которого является выходом передающей стороны, на приемной стороне — коммутатор, имеющий ипс ормal!IIOHHb вход, три блока задержки, сумматор и блок синхронизации, имеющий с»нхровход, первый выход б:?ока о«.1»:-..):",?1«зации соединен с управля? щ»м вх«-до?.1: ом«утатора, один выход коммутатора через первый блок задеря.:.11 1?оик.:?ю «ен IT первому входу первого су.?. атора, другой выход коммутатора сoc. „Itt»ått с вторым входом горного сумм=-тора, о т— л и ч а ю щ е с- с я том, что„ с целью повышения скорости передач», дополнительно введены klp передающей стороне два ст«кс вых запоминающ»х блока, два блока нь ?Iir . ия, два ключа и третий сумматор„ выход которого соединен с вторы t T3xo«k» 1 BTopого сумматора, «?ри «е..? пор« ь с гх-.?ы 11 логс> и второго creso«31 залом.»«аюших блоков подключены соотнс roт. Зе Ilio к TILT) вому и нтсро;?у выхода?, Itol:.мутатора, а их вторые Bxeды с, o;.:.1»еп 1 соответственно с третьим » -к I? ертым выходами блока c«IHxpoH»за?,»», выходы сте— ковых запом?11«а«ощ««х С.?око«объединены и подключены к первым в::одам первого сумматора и т?ервого блока вычитания, вторые входы которых объел»иены и подключены к выходам первого ti второго блоков задержк 1, вь?ход первого сумматора соединен с одним входом первого ключа., другой вход и выход которого подключень? соответстве»но к пятому выходу блока сипхро ?изации и входу четвертого блока задержки, выход первого блока вычитан»я соединен с одним входом второго ключа, другой вход и выход которого подключены соответственно к шестому выходу блока синхронизации и к соединенным вместе первым в::одам второго блока вычитания и третьего сумматора, вторые входы третьего сумматора и второго блока вычитания объединены и подключены к выходу четвертого блока задержки, вы1490718 ход второго блока вычитания соединен с входом третьего блока задержки, на приемной стороне введены первый и второй блоки .вычитания, второй и третий сумматоры и два стековых запоминающих блока, один и другой входы первого блока вычитания подключены

- соответственно к выходу первого блока задержки и второму выходу коммутатора, выход первого сумматора соединен непосредственно с одним входом и через первый стековый запоминающий блок с другим входом третьего сумматора, выход которого через второй блок задержки соединен с первым входом второго сумматора, выход первого блока

5 вычитания через второй стековый запоминающий блок подключен к одному, а через третий блок задержки — к другому входу второго блока вычитания, выход которого соединен с вторым входом второго сумматора, второй выход блока синхронизации подключен к вторым входам первого и второго стековых запоминающих блоков.

14907 l 8

Фиг. s

1490718 а и,, И, Составитель И.Королев

Техред М.Дидык Корректор С.Черни

Редактор А,Огар

Заказ 3761/57 Тираж 626 Подписное

ВНИИПИ Государственного комитета по изобретениям и открытиям при ГКНТ СССР

113035, Москва, Ж-35, Раушская наб., д. 4/5

Производственно-издательский комбинат "Патент", г. Ужгород, ул. Гагарина, 101