Устройство для управления обращением к общей памяти

 

Изобретение относится к вычислительной технике и может быть использовано при построении общей оперативной памяти многомикромашинных вычислительных систем. Целью изобретения является расширение области применения устройства за счет расширения адресного пространства общего поля памяти. Устройство содержит контроллеры 1<SB POS="POST">1</SB> - 1<SB POS="POST">N</SB> памяти, блоки 2<SB POS="POST">1</SB> - 2<SB POS="POST">м</SB> выборки, блоки 3<SB POS="POST">1</SB> - 3<SB POS="POST">м</SB> памяти, магистрали 4 управления и 5 адреса/данных и имеет управляющие выходы 8<SB POS="POST">1</SB> - 8<SB POS="POST">м</SB> и адресные выходы 9<SB POS="POST">1</SB> - 9<SB POS="POST">м</SB>. 10 ил., 1 табл.

СЭОЗ СОЕЕТСНИХ

СОЦИАЛИСТИЧЕСНИХ

РЕСПУБЛИН (51) 4 Г 06 F 12/00

ГОСУДАРСТВЕННЫЙ НОМИТЕТ

ПО ИЭОБРЕТЕНИЯМ И ОТКРЫТИЯМ

ПРИ ГННТ СССР (21) 4331289/24-24 (22) 23 ° 11° . 87 (46) 23,07,89. Бюл, Р 27 (72) А,И.Беляков (53) 681.32 (088,8) (56) Авторское свидетельство СССР

¹ 750490, кл. С 06 F 12/00, 1977.

Авторское свидетельство СССР № 934834, кл, С 06 F 9/46, 1985. (54) УСТРОЙСТВО ДЛЯ УПРАВЛЕНИЯ

ОБРАЩЕНИ,.M К ОБ111ЕЙ ГА11ЯТИ (57) Изобретение относится к вычислительной технике и может быть испольпв&3<ш 14Ц А 1

2 зовано при построении общей оперативной памяти многoMHKpoNBplHHHblx вычислительных систем. Целью изобретения является расширение области применения устройства за счет расширения адресного прос-.ранства общего поля памяти. Устройство содержит контроллеры 1„- 1,. памяти, блоки 2 „ — 2 выборки, блоки 3, — З,„памяти, магистрали 4 управления и 5 адреса/данных и имеет управляющие выходы 8., — 8„, и адресные выходы 9 „ — 9„,. 10 ил,, 1 табл.

5804

3 )49

Изобретение относится к вычислительной технике и может быть использовано при построении общей оперативной памяти блочного типа большой информационной емкости многомикромашинных вычислительных систем, Целью изобретения является расширение области применения за счет расшинения адресного пространства общего поля памяти.

На фиг;1 изображена схема устройства; на фиr,2 — функциональная схе. ма контроллера памяти; на фиг.3 пример реализации функпиональной, схемы блока выделения сигнала обращения; на фиг.4 — пример реализации функциональной схемы первого блока записи адреса страницы памяти; на фиг,5 — пример реализации функциональной схемы шифратора; на фиг.6— функциональная схема формирователя

"адреса активизации памяти;на фиг,7 пример реализации функциональной схемы одновибратора; на фиг.8— пример реализации функциональной схемы блока арбитража и схема их соединения; на фиг.9 — пример реализации функциональной схемы блока управления обменом; на фиг.10 — пример реализации блока выборки, устройство содержит (фиг,1) конт роллеры 1 „ — 1 „ памяти, блоки 2 „ - 2,, выборки, блоки 3 „- 3 памяти, магистрали управления 4.и адреса/данных

5 памяти устройства, первый и-й управляющие входы-выходы 6, — 6„„ первый и-й входы-выходы адреса/дан:blx 7 „ — 7„, первьй ill-é управляющие выходы 8 „ — 8, первый ш-й адресные выходы 9, — 9 . Каждый i-й контроллер памяти 1; имеет первый 10; и второй 11„ управляющие входы-выходы, первый 12; и второй 13 входы— выходы адреса/данных, управляющие входы 14; и выход 15;, Каждый 1-й блок выборки 2 имеет

1 управляющий вход-выход 16, вход

1 адреса/данных 7, управляющий и адресный выходы, являющиеся соответственно j †.и управляющим 8 и

- 1 адресным 9 ° выходами устройства, Каждый 3-й блок 3 памяти имеет вход 18 разрешения работы, адресный вход 19 -, управляющий вход-выход

20, вход-выход адреса/данных 21

Контроллер 1 па.мяти содержит (фиг,2) первый 22 и второй 23 блоки записи адреса страницы памяти, ре5

1О

55 гистры 24 и 25 адреса страницы памяти, схему 26 сравнения, формирователь 27 адреса активизации памяти, блок 28 выделения сигнала обращения, блок 29 арбитража, шифратор 30, регистр 31 адреса, двунаправленный коммутатор 32, одновибратор 33, коммутатор 34, триггер 35, блок 36 управления обменом, элементы И 37 и 38„ Первый блок 22 записи адреса страницы памяти имеет первый 39 и второй 40 входы управления, адресный вход 4!, первьп 42 и второй 43 выходы управления, Второй блок 23 записи адреса страницы памяти имеет первый 44 и второй 45 входы управления, адресный вход 46, выход 47 управления.

Блок 28 выделения сигнала обращения

28 имеет адресный вход 48, управляющий вход 49, управляюший выход 50, Блок арбитража 29 имеет первый

51 и второй 52 входы, первый 53 и второй 54 выходы.

Шифратор 30 имеет первый 55 и второй 56 входы, выход 57.

Одновибратор 33 имеет первый 58 четвертый 61 входы и выход 62, Блок

36 управления обменом имеет первый

63 и второй 64 входы, вход команды

65, первый 66 — пятый 70 выходы, Первый блок 22 записи адреса страницы памяти (фиг ° 4) содержит дешифратор 71 адреса активизации, триггер 72, элемент И 73, элемент согласования с магистралью 74. Второй блок 23 записи адреса страницы памяти имеет функциональную схему, подобную изображенной на фиг,4, При этом первый 44 и второй 45 входы управления, адресный вход 46 и выход

47 управления блока 23 соответствуют первому 39 и второму 40 входам управления, адресному входу 41 и второму выходу 43 управления блока 22, В блоке 23 также отсутствует элемент согласования с магистралью 74. На фиг,4 входы и выходы блока 23 указаны в скобках.

Блок 28 выделения сигнала обращения (фиг.3) содержит дешифратор 75, элемент И 76.

Шифратор 30 (фиг.5) содержит первый 77 и второй 78 элементы НЕ, первый ?9 и второй 80 элементы И, первый 81 и второй 82 элементы ИЛИ.

Формирователь 27 адреса активизации памяти (фиг.6) содержит К эле5 14 менгов 11 83 — ЯЗ„, первые входы кото рых в злвисимос ти от кода адреса активизации подключены к шине нулевого либо единичного потенциала, а вторые входы объединены и являются входом разрешения считывания формирователя. Выходы элементов И 83 „

83 подключены к соответствующим шинам выхода формирователя 27, Одновибратор 33 (фиг,7) содержит первый 84 и второй 85 элементы ИЛИ, первый 86 и второй 87 формирователи импульса, в качестве которых может, например, использоваться микросхема

К13ЗАГЗ,.конденсаторы С и сопротивления R,.предназначенные для задания длительности импульса, Блок 29 арбитража (фиг.8) содержит элемент

НЕ 88, элемент 89 задержки, триггер

90, элемент И 91, Блок 36 управления обменом (фиг.9) содержит триггер 92, генератор 93, счетчик 94, регистр 95 инструкции, дешифратор 96 °

Блок 2 выборки (фиг,10) содержит дешифратор 97, регистр 98 адреса страницы памяти, первый 99 и второй

100 триггеры, первый 101 и второй

102 элементы И, схему )03 сравнения, на шинах первого входа 104 которой задан код адреса А „ блока 3 памяти, подключенного к данному блоку выборки.

Вход элемента HF. 88 блока арбит1 ража 29,, входящего в состав первого контроллера 1„, подключен к второму входу 52, этого блока, выход— к входу элемента 89, задержки и входу записи триггера 90, Эле1 менты HE 88 остальных блоков арбитража не подключены и введение их обусловлено требованием унификации, вторые входы 52 этих блоков непосредственно подключены к входам элементов 89 задеркжи и входам записи триггеров 90.

Устройство работает следующим образом, Рассмотрим работу устройства в режиме активизации страницы памяти и в режиме обращения по одному из адресов активизированной страницы памяти {работа устройства рассматривается на примере обработки запросов по одному из каналов обмена, номера элементов которого и названия канальных сигналов управления на шинах первого управляющего входы-вы95804 6 хvдь! коH 1 роллc-. pл О 1 и!ене ны 1 н с!1Еом +, а названия канальных сигнллов упрлг1ления нл шинах второго управляющего входь1-выходы контроллера знаком ++).

Режим активизации страницы плмяти необходим для расширения адресного пространства микро-ЭВМ, подключаемой к каналу обмена устроиства, Под страницей памяти будем понимать набор иэ

2 последовательных адресов любого . из блоков 3 памяти, где К вЂ” разрядность адреса обрашения микро-ЭВМ, Предполагается, что каждый блок 3 памяти содержит 2 страниц памяти, Р где Х вЂ” разрядность адреса страницы

А „внутри блока памяти, Следовательно, полный адрес страницы памяти А может быть разбит на две части:

r = 1оя ш старших разрядов, определяющих адрес А г, блока памяти и I младших разрядов, определяющих адрес

А „ страницы памяти внутри блока.

Активизация страницы памяти произво4, 10, ll

6» 4, 10з, 25

55 дится в два этапа. На первом этапе процессор микро-3ВМ обращается по некоторому адресу активизации А „„т из области адресов регистров внешних устройств с записью кода А я активизируемой страницы памяти, Для микро-ЭВМ типа "Электроника60" область адресов регистров внешних устройств имеет емкость 4к слов и занимает адреса с 160000 — 177776!! в ее адресном пространстве.

Для конкретности дальнейшего изложения предполагается, что в устройстве каналы обмена с микро-ЭВМ (управляющие входы-выходы 6 и входы-выходы адреса/даннъгх 7 устройства) и внутренний канал обмена с блоками памяти (магистрали 4 управления и адреса/данных 5 памяти) типа канала обмена микро-ЭВМ "Электроника-60! .

Причем канальные сигналы управления поступают по следующим шинам управляющих входов-выходов 6, магистрали

4 управления, первых 10 и вторьгх 11 управляющих входов-выходов контроллеров 1:

6„, 4 „10„, 11, — сигнал признака обращения (СИА); сигнал признака ответа (СИП);

ll — сигнал признака считывания информации (ввод);

1495804

6,, 4, 10, 11 — сигнал признака записи информации (вывод);

6, 4, 10, 11 — сигнал признака записи байта (байт) (индекс i опущен), Код А,„„ через адресный вход 41

+ первого блока 22 записи адреса страницы памяти 22 поступает ня вход его дешифрятора адреса активизации 71 (фиг,4), При опознавании кода A „„, единичный сигнал с выхода дешифратора 71 подается на информационный вход триггера 72+, ня вход записи которого через первый вход упранления 39 в соответствии с временной диаграммо:я канального цикла обмена микро-3ВМ поступает по шине

10 "„ первого управляющего входа-выхода 10 сигнал СИА. По сигналу СИА производится установка триггера 72

А в единичное состэяние, единичный сигнал с прямого выходя которого поступает на первый вход элемента И

73. При поступле:яии на второй вход элемента И 73 через второй вход управления 40 б.пока 22 по шине 1О" канального сигнапа признака записи информации Вывод на его выходе возникает сигнал, который через элемент согласования с магистралью -, пер- у 3F

-Мвый выход управления 42 ныда ется на шину 10 в виде сигналя ответа

+

СИП и через второй выход управле— ния 43 — на вход записи первого регистра адреса страницы памяти 24 и в него заносится код А „ с первого входы-выходы адреса/данных 12 контроллера, На этом первый этап активизации страницы памяти заканчивается, Необходимость, проведения второго этапа определяе"ся в процессе первого обращения микро-3В1 по одному из адресов активизируемой страницы памяти.

Рассмотрим работу устройства во втором режиме при обработке первого обращения со счить1ванием информации к активизируемой странице памяти, если ее адрес А, не совпадает с адресом активной н настоящий момент

cTpHHHll61 памяти, В режиме обращения микро-3ВМ по одному из адресов актинизирован5

2Q

НоН страницы памяти код адреса обращения А, через соответствующие шины первого нходы-выходя адреса/данных

12 контроллера 1+ поступает на

+ адресный вход 48* блока 28 выделения сигнала обращения и информационный вход регистра 3! адреса, куда заносится по сигналу СИА " с шины

10 . ДешиФратор 75 блока 28 » (фиг,3) осуществляет декодирование адреса А и в случае его принадлежности к зоне адресов памяти единичный сигнал с erb выхода поступает на первый вход элемента И 76 разрешая прохождение с управляющего входа 49 блока на его управляющий выход 50 и далее ня первый вход

М51 блока арбитража 29 сигнала СИА, Совокупность блоков 29 1 — 29 арбитр ражей входящих в состав контроллеров 1, — 1 4 {фиг. 8), осуществляет разрешение конфликтных ситуаций при одновременном обращении к блокам 3 памяти нескольких микро-3НМ, Работа их осуществляется следующим образом, При отсутствии сигналов СИА на первых входах 51 присутствует низкий уровень сигнала. При этом триггеры

90 удерживаются в нулевом состоянии, на вторые входы элементов И 91 с инверсных выходов триггеров 90 поступают единичные сигнапы, и в цепи из элемента НЕ 88,, элементов 89,—

89 „ задержки и элементов И 91, — 91 „ возникают колебания, продолжающиеся до тех пор, пока на одном из первых входов 5), например 51,, не появится единичных сигнал обращения. В этом случае триггер 90;, на информационный вход которого поступил единичный сигнал обращения, опрокинется ближайшим по времени положительным фронтом сигнала колебаний, поступающим ня его вход записи ° При этом нулевой сигнал с инверсного выхода триггера 90; блокирует дальнейшее распространение сигналон колебаний.

3лемент 89, задержки обеспечивает задержку распространения этих сигналон на время переключения триггера.

Единичный сигнал с прямого выхода триггера 90; поступает на второй выход 54,, сигнализируя о фиксации сигнала CHA; i-го канала. При поступлении сигналов СИА по другим каналам вб время обработки сигнала обращения 1 гo канала установка соответствующих триггеров 9C в единичное

1495804

1П состояние не производится, так как прохождение положительного фронта сигнала колебаний на их входы записи запрещено. По окончании сигнала СИА

i-го канала триггер 90. вновь устанав1 ливается в нулевое состояние, разрешая генерацию сигналов колебаний.

При наличии на первых входах 51 сигналов СИА от других каналов, поступивших на интервале времени обработки предыдущего обращения, будет фиксироваться сигнал обращения на первом входе 51, ближайшем от первого входа

51, -по ходу распространения положительного фронта сигнала колебаний, Таким образом, организуется кольцевой приоритет каналов микро-3BN при а доступе к общим блокам памяти. Нулевой сигнал с второго выхода 54 20 блока арбитража 29» поступает на первый вход 58 одновибратора 33 и далее с него на инверсный вход разрешения работы его формирователя 86* импульса (фиг. 7) . В зависимости от 25 вида канального обращения к памяти с шины 10 или 10 первого управляющего входа-вь хода 0» контроллера через второй 59" и третий 60 входы одновибратора 33 на входы 30 первого элемента ИЛИ 84 поступают сигналы Ввод" или "Вывод", производя запуск формирователя 86 ° Сигнал с выхода формирователя 86+ через вто4 рой элемент ИЛИ 85 поступает через выход 62 одновибратора на первый вход 63 блока 36 управления обме+ ном,. производя запись кода инструкции и тем самым инициируя его работу, В качестве блока 36 управления обме- 40 ном может бь1ть использована, например, выпускаемая отечественной промышленностью БИС интерфейса

КР1802ВВ2 (5), на фиг,9 показан пример реализации блока по известному принципу построения формирователей временной диаграммы счетчик-дешифи ратор

Работа блока 36, показанного на фиг.9, осуществляется следующим образом.

На вход инструкции 65 блока поступает код инструкции. По сигналу на первом входе 63 блока производится запись этого кода в регистр 95, с выхода которого он подается на соответствующие шины входа дешифратора 96.. Этим же сигналом триггер

92 устанавливается в единичное состаяние, разрешая работу генератора

93. Импульсы с выхода генератора поступают на счетный вход счетчика

94, сигналы с разрядных выходов которого подаются на соответствующие шины дешифратора 96. На вход дешифратора также с второго входа

64 блока поступает сигнал СИП

На выходах дешифратора 96 формируются управляюаие сигналы, причем специальные сигналы формируются для установки триггера 92 в нулевое состояние при организации паузы на время ожидания прихода сигнала СИП

ФА и в конце цикла работы, а также установки счетчика 94 в нулевое состояние в конце цикла работы. При поступлении сигнала СИП + триггер

92 вновь устанавливается в единичное состояние и работа генератора 93 возобновляется, Шифратор 30 представляет собой комбинационную схему, На

1 фиг,5 показан пример реализации шифратора ЗО, ниже приведена его таблица инстинности.

Приведенные в таблице соотношения между выходным кодом инструкции и операцией характерно для БИС интерфейса КР 1802 ВВ2 °

Отсутствующие в таблице комбинации входных сигналов при правильной работе канала микро-ЭВИ возникнуть не могут, т,е . не являются рабочими.

В рассматриваемом случае, т.е. при несовпадении код адреса активизируемой страницы памяти А „, хранящимся в первом. регистре 24 » адреса страницы памяти, и кода адреса активной в настоящий момент страницы памяти, хранящегося, во втором регистре 25» адреса страницы памяти, на первый вход 55» шифратора с выхода схемы 26 сравнения поступает единичный сигнал несравнения. Согласно таблице на выходе 57 шифратора возникает код операции записи слова, По сигналу "Ввод" с шины 10

5 одновибратор 33 запускается и импульсным сигналом с его выхода, 62 производится запись кода инструкции в блок 26 управления обменом и установки в единичное состояние триггера 35, так как на его информационный вход поступает единичный сигнал несравнения с Выхода схемы

26 сравнения. Блок 36» управления обменом инициирует канальный цикл

)1 149 записи слова. При этом на шинах его пятого выхода 70 » формируются канальные еигналы управления СИА и Вывод,j HG первом выходе 66 — сигнал готовности, начало и конец которого совпадают с началом и концом цикла обмена; на шине второго выхода 67 — сигнал чте:сия, совпадающий с интервалом времени передачи адреса в любом из канальных циклов; на шине третьего выхода 68 » — сигнал записи, совпадающии с интервалом времени передачи записываемой информации, Так как на -управляюший вход коммутатора 34 поступает с прямого вы-, хода триггера 35+ единичный сигнал,, то сигнал чтения с в горого выхода

67 блока 36» через первый вход и третий выход коммутатора 34 поступает на управляющий вход формирователя 27 адреса активизации, а сигнал записи с третьего выхода блока

36 через второй вход и второй выход коммутатора 34 — на вход разрешения выдачи информации первого регистра 24» адреса страницы памяти.

Таким образом, в адресной части канального цикла с выхода формирователя 27 через второй вход-выход адреса (данных 13 в магистраль адреса) данных памяти 5 поступает код-А,„„, B информациснной части с второго информационного выхода первого регистра адреса страницы памяги 24 — код Ад.

Далее через входы адреса/данных

::7 код А„ поступает на дешифра- горы 97 всех блоков 2 выборки, а так>ze через адресные входы 46 — надешифраторы 71 вторых блоков 25 записи адреса страницы памяти всех контроллеров 1, где происходит его опознание. При этом по сигналу СИА + на шине 4, производятся следующие

»- Ф действия. Во-первых сигнал CHA по шинам 16, управляющих входоввыходов 16 поступает на входы записи первых триггеров 99 всех блоков .,выборки, {фиг,10) и производит их установку в единичное состояние

I.Hà информационные входы триггеров подается единичный сигнал опознания с выхода дешифраторов 97). Во-вторых, сигнал СИА » через первые входы 44 управления поступает на входы записи триггеров 72 всех блоков 23 и производит их установку в единичное

ЭО

50 рует сигнал Вывод+ "

По данному сигналу производятся следующие действия. Во-первых, через вторые входы 45 управления блоков 23 их элементы И 73, выходы 47 управления сигнал Вывод "" поступает на входы записи вторых регистров

25 адресов страниц памяти, куда эаносится код А „ активизируемой страницы памя ) и, присутствующий на магистрали адреса/данных памяти 5. Вовторых, по шине 16, через первый элемент И 101 сигнал "Вывод++" поступает на входы записи вторых триггеров 100 всех блоков 2 выборки, На информационные входы триггеров 100 подаются сигналы с выходов схем 103 сравнения, Как было указано выше,, . на первых входах 104 схем )03 сравнения заданы коды адресов А -„ блоков 3 памяти, подключаемых к соответствующим блокам 2 выборки. Задание кода А „ может быть осуществлено, например, путем подключения шин перaoro входа 104 в зависимости о значения кода к шине нулевого или единичного потенциала (для простоты на фиг,)0 не показано), На вторые входы схем 103 сравнения с соответствующих шин адресного входа 17 поступают старшие разряды кода А п определяющие адрес А блока памяти, бп в котором находится ак гивиэируемая страница памяти, Вследствие этого на выходе схемы 103 сравнения блока

2, соответсвтвующего выбираемому блоку 3 памяти, возникает единичный сигнал сравнения, а на выходах остальных схем сравнения — нулевые сигналы несравнения ° Далее по сигналу Вывод++ производится установка в единичное состояния второго триггера 100 блока 2 выборки, соответствующего выбираемому блоку 3 памяти, и единичный сигнал с его прямого выхода через соответствующий управляющий выход 8 устройства поступает на вход )8раэрешения работыэтого блока памяти. Вторые триггеры)00 остальных блоков 2 выборки устанавливаются в нулевое состояние, запрещая работу невыбранных блоков памяти. а

Сигнал пВывод " проходит также на входы регистра 98 адресов страниц памяти блоков 2 выборки и произво) 2

5804 сосгояние. Далее в соответствии с временной диаграммой канального цикла записи информации блок 36 форми5804 визируемой странице памяти со считыванием информации). По сигналу с выхода однавибратара 33 производится запись кода инструкции в блок 36+ и его запуск (тем самым инициируется канальный цикл считывания) и установка в нулевое состояние триггера 35

Ф (на его информационный вход подан нулевой сигнал с выхода схемы 26 сравнения).

55!

3 149 дит запись в них кода А п к, поступающего на информационные входы этих регистров с соответствующих шин входов адреса/данных 17. С выходов регистров 98 через адресеные выходы

9 устройства код А,„ поступает на адресные входы 19 соответствующих блоков 3 памяти. При этом в выбранном блоке 3 памяти производится выбор активизируемой страницы памяти.

Проходя с выхода первого элемента

И 101 через второй элемент И 102 блока 2 выборки, соответствующего выбранному блоку 3 памяти, второй триггер 100 которого устанаален в единичное состояние, сигнал "Вывод+ " через шину 16< поступает на шину

4 в виде сигнала СИП»+и далее в блок 36«, сигнализируя об окончании канальной операции записи информации. На этом второй этап активизации страницы памяти заканчивается. Работа всех блоков 3 памяти на этом этапе запрещена, Это связано с тем, что блоки памяти, имеющие интерфейс типа интерфейса микро-ЭВМ "Электроника 60", включают специальные аппаратные средства, осуществляющие блокировку их работы при погадании адреса обращения в область адресов регистров внешних устройств адресно. го пространства микро-3ВМ (в рассматриваемом случае таким адресом является Л „ ). Техническая реализация подобных аппаратных средств общеизВестна (Ç.с,11-50). В качестве блоков 3 памяти могут, например, быть использованы серийно выпускаемые устройства 6 памяти, По окончании канального цикла записи информации па заднему фронту сигнал готовности поступает с первого выхода 66 блока 36 управления обменом через первый элемент И 37 » (на другой вход этого элемента подается разрешающий сигнал с прямого выхода триггера 35«) на четвертый вход 61 однавибратора 33 и произ+ « водит его запуск °

Так как ва второй регистр 25 адреса страницы памяти записан код

А,„, .то на выходе схемы 26+ сравнения присутствует уже нулевой сигнал сравнения и поэтому на выходе 57« шифратора 30.» сформирован код инструкции операции. считывания (как было указано вышее, рассматривается режим обработки первого обращения к актиНа управляющий вход коммутатора

34 с прямого выхода триггера 35*

»поступает нулевой сигнал, разрешая прохождение сигнала считывания с второго выхода 67« блока 36+ на вход разрешения считывания регистра 31 адреса, Код адреса обращения Ао с Информационных выходов этого регистра выдается в магистраль адреса/

/данных памяти 5 в адресный части канального цикла, В соответствии с временной диаграммой канального цикла считывания блок 36 * формирует сигналы СИА +, Ввод «, пос тупающие на соответствующие шины магистрали

4 управления памяти. В результате в выбранном блоке 3 памяти из выбранна . в нем страницы памяти производится считывание информации, которая выдается в магистраль адреса/данных памяти 5 и вырабатывается сигнал

«- %СИА, поступающий на шину 4 магистрали 4 управления памятии далее через

ЗБ

1 1 2 B Tonoro управляющего выхода 11 контроллера 1 на второй вход 64 его блока 36 и третий вход

+ + элемента И 38, Через второй эле%40 мент И 38 шину IO первого управляющего входа-выхода 10 контроллера сигнал СИП уже в виде сигнала СИП« поступает на соответствующую шину управляющего входа-выхода 6 устрой4. ства, сигнализируя микро-ЭВМ о выдаче считанной из памяти информации.

На первом и втором входах элемента И

38 присутствуют в это время разрешающие потенциалы, При выполнении операции считывания блок 36 управления обменом на своем четвертом выходе 69 формируется сигнал разре+ шения передачи информации, поступающий на первый вход управления коммутатора 32» и разрешающий прохождение считанной информации через первый вход-выход адреса/данных 12 на

Мс оо тве тс тв ующий вх oд- выход адр е с а/ ф анных 7 устройства.

15 149

На этом обработка первого Обращения к активизируемой странице памяти со считыванием информации заканчива ется. Обработка последующих канальных обращений к памяти мо;кет осуществляться двояко.

Если к началу обращения по какоМу-либо каналу не была проведена йереактивизация страницы памяти, то йа выходе схемы 26" сравнения присутствует сигнал сравнения, и блоком

)6 управления обменом сразу же инициируется выполнение соответствующей операции. Если же переактивизация проводилась, то ч» выходе схемы

26 сравнения присутствует сигнал несравнения (так как при первом Об ращении к активизируемой странице памяти производится запись нового кода А и во вторые регистры 25 адресов страниц памяти всех контроллеров 1) и обработка обращения производится аналогично рассметренному выше случаю, т.е. предварительно осуществляется повторная активизация нужной страницы памяти, При Обработке канального обращения с записью блок 36 формирует на своем третьем выходе 68+ <игнал записи через второй вход и первый выход коммутатора 34, поступакщий на второй

%вход управления коммутатора 32 и разрешающий прохождение записываемой

/ информации на магистраль адреса, данных памяти 5.

Вормула изобретения

Устройство для управления обращением к общей памяти,, cодержащее: m блоков выборки, где m — количество блоков памяти, обр»зующих общее поле памяти, и контроллеров памяти, де и..- количество внешних пользова— телей, взаимодействующих с общим полем памяти, причем каждый з.-й контроллер памяти (i = 1, n)1 содержит блок выделения сигнала обращения, двунаправленный коммутатор, блок

»рбитража, первый вход которого .подключен к выходу блока выделения сигнала обращения, второй вход и пер«ый выход блока арбитража подключень. соответственно к управляющему входу контроллера памяти и к управляющему

:«ыходу контроллера памяти, адресный вход блока выделения сигнала обращения подключен к первому входу-вьгкоду адреса/данных контроллера памяти, 5804

I0

40 являющегося 1-м входом-.выходом адреса/данных устройства, управляющий вход блока выделения сигнала обращения подключен к соо гветствующему разряду первого управляющего входавыхода контроллера памяти, подключенного к i-му управляющему входувыходу устройства, упргвляющий выход -го контроллера памяти подключен к управляющему входу i + 1-го контроллера памяти (i = 1, п-1), суправляющий выход и-гс контроллера памяти подключен к управляющему входу первого контроллера памяти,, второй вход-выход адреса/данных каждого контроллера памяти подключены к вхогу-выходу магис грали адреса/данных памяти устройства,, второй управляющий вход-выход контроллера памяти подключен. к входу-выходу магистрали управления памяти уcTpJAcTBB вход адреса/данных каждого блока выборки подключен к магистрали адреса/данных памяти устройст1за, управляющий входвыход — к соответствующим разрядам входа-выхода магистрали управления памяти устройства, управляющий и адресный входы каждого i-ro блока выборки, == I m) являются соответственно -м управляющим и адресным выходами устройства, о т л и ч а ющ е е с я тем, To, «= Ue рас, .;ирепия Области применения за счет расширения адресного пространства

ОбщеГО пОля памятир B каждый кОнтрОллер памяти введены первый и второй блоки загиси адреса страницы памяти, первый и второй регистры адреса страницы памяти, схема сравнения, регистр адреса, блок управления обменом, коммутатор„ одновибратор, шифратор, триггер, первый и второй элементы И, формирователь адреса активизации памяти, адресные входы первого и второго блоков записи адреса страницы памяти подключены соответственно к первому и второму входамвыходам адреса/данньгх к:он;роллера памяти, первый и второй входы управления первого блока загп-, си адреса страницы памяти и вход управления второго блока записи адреса страницы памяти подключены к соответстствующим входам первого и второго управляющих ходов-выходов контроллера памяти, первый зыход управления первого блока записи адреса страниць; памяти подключен к соответствую!

495804

40 шему разряду первого управляющегo входа-выхода контроллера памяти, второн выход управления первого блока записи «дреса страницы памяти и выход управления второго блока записи адреса страницы памяти подключены соответственно к входам записи пер— ного и второго регистров адресов страниц памяти, информационные входы которых подключены соответственно к первому и второму входам-выходам адреса/данных контроллера памяти, информационные выходы регистров адресов страниц памяти подключены соответственно к первому и второму входам схемы сравнения, второй информационный выход первого регистра адреса страницы подключен к второму входу-выходу адреса/данных контроллера памяти, вход разрешения выдачи информации первого регистра адреса страницы подключен к второму выходу коммутатора, выход схемы сравнения под— ключен к информационному входу триггера и к первому входу шифратора, второй вход которого подключен к соответствующим разрядам первого управляющего входа-выхода контроллера памяти, а выход кода команды — к входу кода команды блока управления обменом, вход записи триггера подключен к выходу одновибратора и к первому входу блока управления обменом, прямой выход триггера подключен к входу управления коммутатора и к первому входу первого элемента И, второй вход которого подключен к первому выходу блока управления обменом и к первому входу второго элемента И, второй выход блока арбитража подключен к первому входу одновибратора, второй и третий входы которого подключены к соответствующим разрядам первого управляющего входа-выхода контроллера памяти, выход первого элемента И подключен к четвертому входу одновибратора, инфор- ационный вход регистра адреса и первый информационный вход-выход двунаправленного коммутатора попключены к первому входу-выходу адреса/данных контроллера памяти, вход записи регистра адреса подключен к соответствующему разряду первого управляющего входавыхода контроллера памяти, информационный выход регистра адреса и второй информационный вход-выход двунаправленного коммутатора подключены к второму входу-выходу адреса/данных контроллера памяти, вход разрешения считывания регистра адреса, первый и второй входы управления двунаправленно го коммутатора подключены с оо тветственно к четвертому выходу коммутатора, четвертому выходу блока управления обменом, первому выходу коммутатора, третий выход которого подключен к входу разрешения считывания формирователя адреса активизации памяти, первый и второй входы коммутатора подключены соответственно к второму и третьему выходам блока управления обменом, пятый выход и второй вход которого подключены к соответствующим разрядам второго управляющего входа †выхо контрол— лера памяти, второй вход второго элемента И подключен к инверсному выходу триггера, третий вход и выход второго элемента И подключены соответственно к разрядам второго управляющего входа-выхода контроллера памяти и к соответствующим разрядам первого управляющего входа †выхо. контроллера памяти, выход формирователя адреса активизации памяти подключен к второму входу-выходу адреса/данных контроллера памяти, 20

19

1495804

Вход 1 (55) 0перация

0

Вход 2, (56,) 1

tx

Вход 2 (56 ) 0

I

Вх од 2. (56, ) Вь! хадной код (57,— 57З

001

"10

Чтение слова

Запись слова

Запись байта

Запись славя

1495804

1495804

Составитель И,Силин

Техред М. яндык

Корректор М.Максими1 инец

Редактор В.Бугренкова

Закаэ 4268/47 Тираж 668 Подписное

:ВНИКПИ Государственного комитета по иэобретениям и открытиям при ГКНТ СССР

11303, Москва, Ж-35, Рауыскяя наб., д. 4/5

Производственно-иэдательский комбинат "Патент", г. Ужгород, ул.. .агарина, 101