Двухпроцессорная вычислительная система

 

Изобретение относится к вычислительной технике и может быть использовано в системах управления. Цель изобретения - повышение производительности вычислительной системы за счет реализации облика информации процессорами по двум независимым магистралям. Двухпроцессорная вычислительная система содержит два процессора, два блока памяти, два дешифратора, два триггера, регистр, три двунаправленных формирователя, элемент 2И-ИЛИ, четыре элемента И и четыре элемента ИЛИ. 1 ил.

союз советсних

СОЦИАЛИСТИЧЕСКИХ

РЕСПУБЛИК

„„SU» 1495808

А1 (5l ) 4 Г Об F 15/00 15/16

ОПИСАНИЕ ИЗОБРЕТЕНИЯ

К A BTGPCHGMV СВИДЕТЕЛЬСТВУ

ГОсудАРстВенный кОмитет

ПО ИЗОБРЕТЕНИЯМ И OTHPblTHRM

ПРИ ГКНТ СССР (21) 4227268/24-24 (22) 28.01,87 (46) 23.07.89. Бюл, Р 27 (72) N.В.Макрушин (53) 681.325 (088.8) (56) Авторское свидетельство СССР

Р 1124316, кл, G 06 F 15/00, 1982, Авторское свидетельство СССР

Р 1277129, кл, G Об F 15/16, 1985, (54) ДВУХПРОЦЕССОРНАЯ ВЫЧИСЛИТЕЛЬНАЯ

CHCTF.ÈÀ (57) Изобретение относится к вычислиИзобретение относится к вычислительной технике и может быть использовано в системах управления.

Цель изобретения — повышение производительности вычислительной системы за счет реализации обмена информацией процессорами по двум независимым магистралям.

На чертеже представлена функциональная схема микро-3BI

Г1икро-3ВМ содержит микропроцессоры 1 и 2, элементы И 3, 4, 6 и 7, элементы ИЛИ 5, 8, 9 и 10, элемент

2И-ИЛИ 11, двунаправленные формирователи 12-14, дешифраторы 15 и 16, триггеры 17 и 18, буферный регистр

19, блоки 20 и 21 памяти, группы внешних устройств 22 и 23.

В исходном состоянии триггеры

17 и 18 обнулены. Логический "0"

t1 с их выходов поступает на входы 3ахват" процессоров 1 и 2 и инициирует сигналы логического Оп иа выходах пПодтверждение захвата1, Логические

2 тельной технике и может быть использовано в системах управления. Цель изобретения — повышение производительности вычислительной системы за счет реализации облика информации процессорами по двум независимым магистралям. Двухпроцессорная вычислительная . система содержит два процессора, два блока памяти, два дешифратора, дла триггера, регистр, три двунаправленных формирователя, элемент 2И вЂ” ИЛ11, четыре элемента И и четыре элемента ИЛИ.l ил °

0 с выходов Подтверждение захвата" процессоров l и 2 поступают на входы элементов И б и 4 и закрывают их, С выходов элементов И 4 и 6 логические 0 поступают на входы элемента ИЛИ 9, и с его выхода на вход выборки двунаправленного формирователя 14, запирая его и устанавливая на обоих группах вхо— дов-выходов высокоимпедансное состояние. В результате магистрали данных микропроцессоров 1 и 2 разобщены и приобретают независимые состояния.

Кроме того, логические 0 с выходов

"Подтверждение захвата процессоров

1 и 2 поступают на вход элемента ИЛИ

5, с выхода которого — на вход выборки формирователей 12 и 13 и устанавливает на их входах-выходах высоко4 импедансное состояние. В таком режиме процессоры могут работать одновременно, каждый со своей частью внешних устройств причем общее их кали м чество равно 2, где M — разрядность

1 1 < - 9 ) 8 ) 8 магистра>?и адрега. Процессор !«жет

o6p aI> ать я к Гноим г>«Р?я;(им у(! p!> v :— стням при >(=- 0 я прс це ссор ? — при

А „„= 1 Таким образом, каждый !!роцессор располагает половиной я«еш«их уст!?ойсTB подключаРмых к ?3ычисли тельной системе, причем ус ройсI»a, подключаемые к первому процессору, имеют адреса от 0 до 2 ", а к ?3? Г>рому — от (2 + 1) до 2

После включения каждый процесс р выполняет тест-программы самопроверки, записанные в ЗУ. В случае выг?Оп«ения всех тестоньгх проверок каждый процессор выдает в буферный регистр

19 сооб??Рниеоб исправности (лог. "1" в старшем разряде магистрали дан-ных) и ?3 течение контрольного отрезка времени ожидает сообщения об исправности от другого процессора„ Та— кое сообщение будет отсутствовать„ если тесты не выполнены. В этом случае исправный процессор выдает команду Захват магистралей неис- 25 правного процессора (лог, "1" в млад— шем разряде магистрали данных на вход триггера 17 18). Триггер

17 (18) устанавливается в единичное сОстОЯНИР, Лог ° "1" с выходя TpHI"ãå- 80 ра 17 (18) поступает на вход захватя неисправного процессора, например 2, после чего группы выходов адреса AO-Ап, чтения и записи, стробировяния входов-выходов информации

Д -Д переходят в нысокоимпедансное состояние, выход стробирования внешних устройств принимает значение лог, 0, а выход подтверждения захвата — лог, "1", 40

Логический 0" с выхода стробирования ЗУ процессора 2 запирает элементь> И 6 и 7, а логическая "1" с нь?хода "Подтверждение захвата" отпирает элемент H 4, разрешает прохо?де» »

45 ние сигнала Чтение с выхода процессора 1 через элемент 2И-ИЛИ к переклк>чающему входу формирователя !4, Кроме того, логическая "1", поступающая с выхода элемента ИЛИ . ) «я входы выборки формирователей 12 и

33, открывает их в направлении передачи сигналов неисправному «роцессору 2, так как на их переключающих входах установлен логический 0" с ныхода Подтверждение захватя процессора

Обращение процессора 1 к группе внешних устройств «pol!ec"opa 2 прсис-хо!! l! p! > (-- 1, .>..o:.l!>I(кои "1 ! О я ?3; я >с> I >! f I > () I !! . I > ! ?, о ! Р < т р с > б и р (> >< с!—

>3ие! ?3? I(!и?(и к у (! p() II(! тн ! р() I I å Ã (opñ! 1 и логи ч(с. кои 1 !3 а сэ! ?Коде ™Подтг> < г>ж дение зах«я та !! pc) I! pc ñ.о ря 2 ° При .этих угловиях !Ia иыхс.дс э.-(с ь<(«тя

4 Il C> s? H J I R e T (Я 3 О ГИ(! е Г К а Я 1 КОТО ряя чере 3 с)3?Рме«т И. !И 0 поступает

«я Гтробирую?Яий вход д()к?ид>ратора 16, «а адрес«ые входы которого l:oñòупяет адрес через формиронат(.ль 12 с группы адресных ?3b!? Одов !!;>ol?eссора 1, формирователь 4, открытый >?Огичес— кой "l íà >3??ходе выборки, посту??яю— щей с выхода элемента И 4 через элемент ИЛИ 9, переключает «апрявлени е передачи информации по кома«дям ввода или вывода процессора 1 в соо гве Тс T)3èè с состоя«ием переключающего входя, «а который поступают сигналы управления с выходя Чтение" процессора 1 через элемент 2И-ИЛИ 1!.

Таким образом, к исправному микропроцессору подключаются внешние устройства неисправногo °

Появляется возможность обращения к ЗУ неисправного про .,ессоря при условии, что адресное пространство этого ЗУ «е пересекается с адресным пространством ЗУ исправного процес— сора, Б ЗУ 20 и ЗУ 21 вь>делена область, содержащая программь. управле— ния внешними устройствами отключенного процесc îðà, Таким образом, и

ЗУ 20 и ЗУ 21 содержат программы управления полным набором внешних устройств,, однако только в аварийных случаях (отсутствие сообщения о выполнении теста) исправный процессор переходит к программе управления внешними устройствами неисправного после его отключения, (1)ор мул аизобретени я

Двухпроцессорная вычислительная система, содержащая первый и второй процессоры, первый блок памяти„ о т .я и ч а ю щ a s. с я тем, что, с целью повышения производительности за счет осуществления передач инфор—

>мации про?,ессорами по яезанисимым магистралям, она допо(?н.?тельно со— держит второй блок памяти, с первого по четвертый элементы И, с первого

IIo четвертый элементы И(1И, элемент

2И-ИЛИ, с первого по третий двунапранленные формирователи, первь?й и г>торой дешифраторы, регистр, первый! /б (1 5) 8(18

40

55 и Гб <(!T)()lf б Pill I E Phf> л<)1<чем EITTPPE Ilf ill

Вых()д и <.р В о) <) Ilpofjo о ра г <) p;T) c. а)11) ес ным ВхОдОм и» рно Го блока памят11 и первым входом-выходом первого двунаправленного формиронателя, причем старший разряд адресноro выхода первого процессора соединен с инверсным входом первого и первым чхадом второго элементов И, выход признака обращения к внешним устройствам первого процессора соединен с прямым входом первого и вторым входом второго элементов И, выход признака обращения к блоку памяти первого процессора соединен с входом выборки первого блока памяти, выход первого .элемента И вЂ” с первым входом первого элемента ИЛИ, ныход которого — со стробирующим входом первого дешифратора, группа выходов которого является первой группой выходов системы для подключения к входам выборки устройств ввода-вывода первой группы, выход признака выво— да информации первого процессора соединен с входом записи блока памяти, с первым входом-выходом второго двунаправленного формирователя, с пер†. вым входом записи регистра и с пер— вым выходом системы для подключения к входам признака вывода информации устройств ввода †выво первой группы, выход признака ввода информации первого процессора соединен с входом управления чтением первого блока памяти, с вторым входом-выходом второго двунаправленного формирователя, с вторым выходом системы для подключения к входам признака вывода устройства ввода-вывода первой группы и первым входом элемента 2И-ИЛИ, второй вход которого соединен с третьим входом-выходом второго двунаправленного формирователя, с вторым входом записи регистра, с входом управления записью второго блока памяти, с третьим выходом системы для подключения к входам признака ввода информации устройств ввода-вывода второй < группы и с выходом признака вывода информации второго процессора, выход признака ввода информации которого соединен с входом управления чтением второго блока памяти, с четвертым выходом системы для подключения к входам признака вывода информации устройств ввода-вывода второй

1 Р )IT)II I С Ч(ТНЕP TI <",f Р ;О <1< )! <1< 1Х<)11<) « нторогo формир ) а т«я и г нт(гь<м f)хо-«Ом ч те11И)1 Р е г1(c! òP Il IT! T) I

Выборки котора1 о (oE липеи с гиихроВходом первого тригf ера и с Вых()д(м первого д(шифрат(ра, группа и)<форм(1ционных нходон-Вмхо fc)T) первого процессора соединена с 1<еркой гру;п<< и

НХОДОН-ВЫХОДОН СИСТЕМI;1 ДЛЯ ПОДК:1ЮЧ Р И И я к Tf sf(ho p f .=I I f f T n T f fl f 1 1 В Х о Д а М- Б ЫХ ОД а м устройств ввода-В1)Вода парной 1 pvffпы, с группой инф() р(1<1 пи о нных Вх Ода нВьбхадан перво го блока 11а мяти и с группой первых входон-Выходов третьего двунаправленного формирователя, причем младший и старший разряды группы информацианиь<х Входон-Выходон первого процессора соединены соответственно с информационным входом первого триггера и с первым информационным входом-Выходом регист— ра, второй вход выборки которого соединен с синхронходам второго триггера и с выходом второго дебяифратора, группа выходов которого является второй группой выходов системы для подключения к входам выборки устройств ввода-вывода второй группы, а группа информационных Входов-выходов второго процессора соединена с группой информационных входов-выходон второго блока памяти, с второй группой входов-выходов системы для подключения к информационным входамвыходам устройств ввода †выво второй группы и с второй гругпой инфар- мац1ионных входов-ныхапов третьего двунаправленного формирователя, причем младший и старший разряды группы информационных входов-выходов второго процессора соединены соответственно с информационным входом триг— гера и с вторым инфаомационным вхо— дом-выходом регистра, вход Выборки третьего двунаправленного формирова— теля соединен с выходом второго эле— мента ИЛИ, первый вход которого соединен с вторым входом первого элемента И и с выходом третьего элемента И, первый прямой вход которого соединен с выходом признака обращения к внешним устройствам второго процессора и с первым входом четвертого элемента И, выход которого соединен с первым входом третьего элемента ИЛИ, выход которого соединен ео стробирующим входом второго дешифратора, информационный Вход кото5 195808

Vr И 30 а„ZJB у

Составитель A.Лфанасьев

Редактор В.Бугренкова Техред М,.Дидь1к 1(орректор 3,11011 1акс1в11

Заказ 4268/47

Тираж 668

П11дписное

ВНИИПИ Гасударственного комитета по изобретениям и открытиям при ГKHT СССР

113035, Москва, Ж-35, Раушская наб., д. 13/5

Производственно-издательский комбинат Патент", г.. жгород, ул. Гагарина,101 рогО сОРдинРн с адрРсным Ifxoktnw второго блока памяти, с «3торым: хо— дом-вь1ходом первого двунапранпР1.ного формирователя и с ацреснь1м нь1ходом второго процессора, причем стар1пий разряд адресного выхода второго»роцессора соединен с вто рьtlttt 13xozralfv четвертого элемента И и инверснь;м входом третьего элемента И, второй прямой вхоц которого соединен с вьг ходом подтверждения захвата первого процессора, с первым входом четвертого элемента ИЛИ, с входом управления направлением пер,"дачи первого и второго двунаправленных формирователей и третьим входом элемента

2И вЂ И, четвертый вход коtopokn coе-qHHpH с выходом подтвержцения захва(1 131 OpOI 0 11plll!Ðt (Opa р IITOphf f вхо

;.Ом 1е t I;e р.. 01 о n 1емента HJIII и третьим

13Х1131;и 13т01н|го .лемен l a И, Ilf tx

1торого и трет1 с 0 з-1ем-нт013 ИЛИ, Ip f o p 0 00 э. 1Рмен г;1 IIJIH соединен с входами выборки первого и вто— рого двунаправ;1011лых формирователей, гыход злемен rа 211 П П1 соединен с вхо;;-ом управ:1ения ktattpakmeнием передачи третьего цвунаправленно -о формирова— те ля, выхоль первогn kl 13т ор ого три ггеров соединены соответOTâåf3íî с вхо—, „.ми признака захвата в горого и перво1 0 llpolte" Oîðnk, выход признака обраг1ения к 11амяти 13zopoko процессора соединен с БхОдом выбор1 и втopol 0

i" f ïn ê a I la м11".;1,