Цифровой синтезатор частот

 

Изобретение относится к радиотехнике. Цель изобретения - расширение диапазона формируемых частот. Синтезатор содержит накапливающий сумматор (НС) 1, тактовый генератор 2, формирователь 3 импульсов, блок эл-тов ИЛИ 4, блоки эл-тов И 5 и 6, блок эл-тов НЕ 7 и блок управления 8. Входной параллельный прямой код числа поступает на блок эл-тов ИЛИ 4 через блок эл-тов И 5, а также через последовательно соединенные блок эл-тов НЕ 7 и блок эл-тов И 6. Полученный код поступает в НС 1, где происходит контактное сложение двух двоичных чисел с частотой тактовых импульсов, после чего формируется выходной сигнал. Дискрет изменения выходной частоты при изменении входного кода одинаков при любых значениях этого кода. Величина этого дискрета зависит от разрядности НС 1 и от величины тактовой частоты. Выходная частота изменяется равномерно при равномерном изменении входного кода. При этом каждому значению выходной частоты однозначно соответствует только одно значение входного кода, т.е. отсутствует зона нечувствительности, что расширяет диапазон формируемых частот и обеспечивает плавную перестройку с минимальным дискретом. 1 з.п.ф-лы, 2 ил.

СОЮЗ СОВЕТСКИХ

СОЦИАЛИСТИЧЕСКИХ

РЕСПУБЛИК (51) 4 H 03 В 19/00

ВСЕгОЮ

Va rC.1т11

ОПИСАНИЕ ИЗОБРЕТЕНИЯ

Е Ь >!

ГОСУДАРСТВЕННЫЙ КОМИТЕТ

ПО ИЗОБРЕТЕНИЯМ И ОТКРЫТИЯМ

ПРИ ГКНТ СССР

К А ВТОРСКОМУ СВИДЕТЕЛЬСТВУ (21) 4052127/24-09 (22) 17.03.86 (46) 30.07.89. Бюл. Н 28 (72) А.Н.Медведев (53) 621.373.42 (088.8) (56) Авторское свидетельство СССР

11> 1177874, кл, H 03 В 19/00, 26.03.84

Авторское свидетельство СССР

11> 1193763, кл. Н 03 В 19/00, 26 ° 09.83. (54) ЦИ>вРОВОЙ СИНТЕЗАТОР ЧАСТОТ (57).1Изобретение относится к радиотехнике. Цель изобретения — расширение диапазона формируемых частот.

„.80„„3497704 А1

Синтезатор содержит накапливающий сумматор (НС ) 1, тактовый генератор

2, формирователь 3 импульсов, блок эл-тов ИЛИ 4, блоки эл-тов И 5 и 6, блок эл-тов НЕ 7 и блок 8 управления.

Входной параллельный прямой код числа поступает на блок эл-тов ИЛИ 4 через блок эл-тов И 5, а также через последовательно соединенные блок эл-тов HE 7 и блок эл-тов И 6.

Полученный код поступает в НС 1, где происходит контактное сложение двух двоичных чисел с частотой тактовых импульсов, после чего формируется выходной сигнал. Дискрет изменения выходной частоты при изменении с

Я входного кода одинаков при любых значениях этого кода. Величина этого дискрета зависит от разрядноти НС 1 и

Г от величины тактовой частоты, Выход5 ная частота изменяется равномерно при равномерном изменении входного кода. При этом каждому значению вы1497704

4 ходной частоты однозначно соответствует только одно значение входного кода, т.е., отсутствует зона нечувствительности, что расширяет диа пазон формируемых частот и обеспечивает плавную перестройку с минимальным дискретом, 1 з.п. ф-лы,2 ил.

Изобретение относится к радиотехнике и может быть использовано в системах программного управления, в преобразователях кода н частоту следования.

Цель изобретения — расширение 20 диапазона формируемых частот.

На фиг.1 представлена структУрная электрическая схема цифрового синтезатора частот; на фиг.2 — пример выполнения накапливающего сумматора. 25

Цифровой синтезатор частот содержит накапливающий сумматор (НС) 1, тактовый генератор 2, первый формирователь 3 импульсов, блок 4 элементов

ИЛИ, первый блок 5 элементов И, вто- 30 рой блок 6 элементов И, блок 7 элементов HF.. блок 8 управления, дешифратор 9, первый элемент ИЛИ 10, второй элемент ИЛИ 11, первый триггер

12, второй формирователь 13 импульсов, третий формирователь 14 импульсов, третий элемент ИЛИ 15, второй триггер 16, третий триггер 17. Накапливающий сумматор 1 содержит сумматор

18 кодов и регистр 19 памяти. 40

Цифровой синтезатор частот работает следующим образом.

Параллельный прямой код числа поступает на первые входы первого блока 5 элементов И и на входы де- 45 шифратора 9 блока 8 управления.

Этот же код инвертируется блоком 7 элементов HF. и поступает на соответствующие входы второго блока 6 элементов И. При включении цифрового синтезатора частот на нход сброса блока 8 управления приходит короткий импульс, который устанавливает на первом выходе блока 8 управления уровень лог."1 а на втором выходе уровень 55 лог."0". При этом первый блок 5 элементов И открывается для прохождения прямого кода через блок 4 элементов ИЛИ на информационный вход НС 1.

В сумматоре 18 НС 1 осуществляется сложение кодов с выхода блока 4 элементов ИЛИ и с выхода регистра 19.

Рузультат операции сложения днух чисел под действием тактовых импульсов с выхода тактового генератора 2 вновь поступает с выходов регистра 19 на нторую группу входов сумматора 18, где вновь осуществляется суммирование с числом на первой группе входов и опять переписывается в регистр

19 по следующему тактовому импульсу.

Таким образом, в сумматоре 18 происходит потактное сложение двух двоичных чисел с частотой тактовых импульсов f -..

В случае, кода входной код плавно меняется с дискретом, равным значению младшего разряда этого кода, возможна,ситуация, когда значение кода переходит через ноль, т.е. когда его . значения меняются с 11...11 на 00...00 или наоборот. В этом случае состояние первого и второго выходов блока 8 управления меняются на противоположное и первый блок 5 элементов И закрывается, а второй блок 6 элементов И открывается и с его выходов через блок 4 элементов

ИЛИ на информационные входы НС 1 поступает обратный код числа. В этом случае сумматор 18 также выполняет операцию сложения числа с выхода регистра 19 и числа н обратном коде с информационного входа НС 1.

В обоих случаях сложение, если только одно число не ранно нулю, приводит к переполнению емкости сумматора 18 и импульс переполнения сумматора 18 поступает на вход первого формирователя 13, который формирует из выходных сигналов HC 1 импульсные сигналы требуемой длительности.

После установки третьего триггера 17 в состояние лог."1" по инверс5 14977 ному входу н» информационные входы блока 8 управления придет двоичный и код числа (2 — 1), где n — разрядность кода, т. е. придет код 11... 11. При

h этом на (2 -1)-м выходе дешифратора

9 устанавливается уровень лог."1".

По переднему фронту этого сигнала в третьем формирователе 14 формируется короткий импульс длительностью

Г, а на выходе второго элемента я

ИЛИ 11 устанавливается уровень лог.

"1", который устанавливает первый триггер 12 в состояние лог."1" с задержкой на время срабатывания первого триггера 12. Поэтому передний фронт короткого импульса с выхода третьего элемента ИЛИ !5, поступив на С-вход второго триггера 16, не

20 не изменяет его состояние.

При дальнейшем увеличении числа на информационных входах дешифратора 9 на единицу, т ° е. когда число станет равным 2, код его станет рави ным 00...00. При этом на нулевом выходе дещифратора 9 появляется лог."1" а на (2 — 1)-м выходе — лог."0". На ! выходе второго элемента ИЛИ 11 уровень лог."1" сохраняется и на вы- 30 ходе первого триггера 12 также сохраняется уровень лог."1". На выходе второго формирователя 13 формируется короткий импульс, который через третий элемент

HJIH I 5 Bhl÷hlâàåò срабатывание второго триггера 16 и с задержкой на его выtl n ходе устанавливается уровень лог. 1

По этому сигналу срабатывает также третий триггер 17, состояние его 40 выходов изменяется на противоположное и к информационному входу НС 1 подключаются сигналы обратного кода с выходов второго блока 6 элементов И.

При дальнейшем увеличении числа Hà 4> на единицу лог."1 появляется на первом выходе дешифратора 9, т.е. входной код принимает значение 00...01.

При этом на выходе первого элемента ИЛИ 10 — лог. "1", а на выходе gp второго элемента H IH 1 ) — лог. "0", поэтому первый триггер 12 устанавли- вается в ноль по выходу. .

Если теперь число уменьшается, т.е. входной код снова становится00...00, то на нулевом выходе деиифратора 9 снова устанавливается лог.

"1", на выходе второго элемента

ИЛИ ll — лот ."1", поэтому первый

04 6 триггер 12 через время задержки переходит в, состояние лог."1" на выходе. На выходе второго формиро вателя 13 формируется короткий импульс по переднему фронту сигнала и через третий элемент HJIH 15 проходит на С-вход второго триггера 16.

На D-входе второго триггера 16 в это время еще лог."0", поэтому на его выходе через время 1 также устанавливается лог."0", тем самим блок

8 управления подготавливается к новому переходу входного кода через ноль.

Очевидно, что при начальной установке кода 00...00 и последующем переходе к коду 11...11 блок управления работает аналогично.

Лискрет изменения выходной частоты Г при изменении входного кода сч одинаков при любых значениях этого кода. Величина этого дискрета зависит от разрядности НС 1 и оТ величины тактовой частоты дf = fr /2".

Выходная частота изменяется равномерно при равномерном изменении входного кода.

Выходная частота изменяется от

l нуля до значения f eu f r — Л f поскольку и после прохождения импульса переполнения с выхода сумматора 18 выполнение операции сложения над кодами в сумматоре 18 продолжается, так как импульс переполнения НС 1 никак не влияет на работу блока 8 управления, а остаток íà Bbl ходе регистра 19 может быть и не равен нулю, что обеспечивает ускорение появления следующего импульса переполнения НС ), а это дает воэможность получить на выходе максимально возможную частоту. При этом переполнение сумматора 18 происходит тем быстрее, чем больше значение кода числа на информационных входах

НС 1 и чем выше тактовая частота

Каждому значении выходной частоты однозначно соответствует только. одно значение входного кода, т.е. отсутствует зона нечувствительности, что позволяет расширить диапазон формируемых частот и обеспечить плавную перестройку с минимальным дискретом.

Формула и зоб ре те ния

I. Цифровой синтезатор частот, содержащий последовательно соединен1497704 ные тактовый генератор, накапливающий сумматор и первый формирователь импульсон, первый блок элементов И, второй блок элементов И и блок элементов ИЛИ, и выходов которого подключены к соответствующим п информационным входам накапливающего сумматора, п выходов первого блока элементов И соединены с соответствующи- 10 ми п входами первой группы входов блока элементов ИЛИ, п выходов второго блока элементов И подключены к соответствующим и входам второй группы входов блока элементов ИЛИ, пер- !5 ная группа входов первого блока элементов И является кодовым входом цифрового синтезатора частот, вторая группа входов первого блока элементов И объединена и подключена к пер- 20 ному выходу блока управления, первая группа нходон второго блока И объединена и подключена к второму выходу блока управления, о т л и— ч а ю шийся тем, что, с целью расширения диапазона формируемых частот, введен блок элементов HF. a блок управления содержит последовательно соединенные дешифратор, первый элемент ИЛИ, первый триггер, вто- 30 рой триггер и третий триггер, а также содержит второй элемент ИЛИ, последовательно соединенные второй формирователь импульсов и третий элемент HJIH и третий формирователь импульсов, вход которого объединен с первым входом второго элемента ИЛИ и подключен к (2"-1) выходу дешифратора, второй вход второго элемента

ИЛИ объединен с входом второго форми- 40 рователя импульсов и подключен к нулевому выходу дешифратора, первый и.второй входы первого элемента ИЛИ соответственно подключены к первому и (2" -2) выходам дешифратора, второй вход и выход третьего элемента

ИЛИ соединены соответственно с выходом третьего формирователя импульсов и к С-входу второго триггера, установочный вход которого объединен с установочным входом третьего триггера и является входом сброса блока упранления, второй вход первого триггера подключен к выходу второго элемента ИЛИ, инверсный выход третьего триг гера объединен с D-входом третьего триггера и является первым выходом блока управления, прямой выход третьего триггера является вторым выходом блока управления, поразрядные входы дешифратора объединены с соответствующими поразрядными входами блока элементов НЕ и подключены к соответствующим поразрядным входам первой группы входов первого блока элементов И, и выходов блока элементов

НЕ соединены с соответствующими входами второй группы входов нторого б.ока элементов И.

2. Синтезатор по п.1, о т л и— ч а ю шийся тем, что накапливающий сумматор содержит последовательно соединенные сумматор кодов и регистр памяти, кодовые выходы которого подключены к первой группе входов сумматора коI дов, вторая группа нходов сумматора кодов является информационным входом накапливающего сумматора, тактоный вход регистра памяти является тактовым входом накапливающего сумматора, а выход переполнения сумматора кода является выходом накапливающего сумматора, I

1497704

Фиг, 2

Составитель Ю.Ковалев

Редактор М.Петрова Техред М.Ходанич Корректор М.1Чаронн

Заказ 4454/53,Тираж 884 Подп ис но е

ВНИИПИ Государственного комитета по изобретениям и открытиям при ГКНТ СССР

113035, Москва, %-35, Рауаская иаб., д. 4/5

Производственно-издательский комбинат "Патент" ° г. Ужгород, ул. Гагарина, 101