Двойной инвертор с минимальной асимметрией

 

Изобретение относится к импульсной технике и может быть использовано в вычислительной технике и системах повышенной производительности. Целью изобретения является уменьшение асимметрии выходных сигналов, снижение уровня логического нуля и повышение нагрузочной способности по инверсному выходу путем применения обратной связи между выходными транзисторами схемы. Инвертор содержит входную цепь, два инвертора и дополнительный транзистор, база которого подключена к базе выходного транзистора второго инвертора, эмиттер - к общей шине, а коллектор соединен с базой выходного транзистора и через резистор с шиной питания. 1 ил.

СОЮЗ СОВЕТСКИХ

СОЦИАЛИСТИЧЕСКИХ

РЕСПУБЛИК (19) (11) 9483 А1 (si> 4 Н 03 К 19/20

ОПИСАНИЕ ИЗОБРЕТЕНИЯ

К АBTOPCHOMY СВИДЕТЕЛЬСТВУ

ГОСУДАРСТВЕННЫЙ КОМИТЕТ

ПО ИЗОБРЕТЕНИЯМ И ОТКРЫТИЯМ

ПРИ Гкнт СССР (21) 4351504/24-21 (22) 28.12.84 (46) 07.08.89. Бюл. ¹ 29 (72) Н.Г.Мелентьев, Ю.Ф.Мурый и И.Я.Легкодымова (53) 621.374(088.8) (56) Патент С111А № 3962589, кл. Н 03 К 19/40, 1976.

Авторское свидетельство СССР ¹- 1311016,,кл. Н 03 К 19/20, 1985. (54) ДВОЙНОЙ ИНВЕРТОР С МИНИМАЛЬНОЙ

АСИММЕТРИЕЙ (57) Изобретение относится к импульсной технике и может быть использовано в вычислительной технике и систеИзобретение относится к импульсной технике и может быть использовано при построении различных цифровых

ИС с парафазными выходами.

Целью изобретения является уменьшение асимметрии выходных сигналов, снижение уровня логического нуля и повышение нагрузочной способности по инверсному выходу.

На чертеже представлена электрическая принципиальная схема двойного инвертора с минимальной асимметрией.

Двойной инвертор с минимальной асимметрией содержит шину 1, инверсную выходную 2 и прямую выходную 3 шины, шину 4 питания, общую шину 5, первый транзистор 6 и фазораздели-. тельный транзистор 7 первого инвертора, базы которых соединены вместе

1 и подключены к эмиттеру входного транзистора 8, аноду первого диода 9 Шоттки и через седьмой резистор 10 к обмах повышенной производительности.

Целью изобретения является уменьшение асимметрии выходных сигналов, снижение уровня логического нуля и повышение нагрузочной способности по инверсному выходу путем применения обратной связи между выходными транзисторами схемы. Инвертор содержит входную цепь, два инвертора и дополнительный транзистор, база которого подключена к базе выходного транзистора второго инвертора, эмиттер — к общей шине, а коллектор соединен с базой выходного транзистора и через резистор с шиной питания. 1 ил. щей шине 5 и аноду второго диода 11 С

Шоттки, катод которого подключен к катоду первого диода 9 Шоттки, входной шине 1 и катоду третьего диода 12, анод которого подключен к базе входного транзистора 8 и через восьмой р резистор 13 к шине 4 питания и выво- @ ду девятого резистора 14, второй вывод которого соединен с коллектором входного транзистора 8, эмиттеры первого 6 и фазоразделительного 7 транзисторов первого инвертора соединены с базой выходного транзистора 15 первого инвертора и через первый резистор 16 с общей шиной 5 и эмиттером транзистора 15, коллектор транзисто- Ф ра 6 соединен с базой фазораздели- Й тельного транзистора 17 второго инвертора и через второй резистор 18 с шиной 4 питания, коллектор транзистора 7 соединен с базой второго транзистора 19 и через третий резистор 20

3 149948 с шиной 4 питания и коллекторами второго 19 и третьего 21 транзисторов, база третьего транзистора 21 подключена к эмиттеру второго транзисто-.

5 ра 19, а его эмиттер — к инверсной выходной шине 2 и коллектору транзистора 15, эмиттер транзистора 17 соединен с базой выходного транзистора 22 вт6рого инвертора и базой дополнительного транзистора 23, эмиттеры которых подключены к общей шине. 5 и через четвертый резистор 24 к эмиттеру фазоразделительного транзистора 17 второго инвертора, коллектор которого. подключен к базе пятого транзистора 25 и через пятый резистор

26 к шине 4 питания, коллектору четвертого транзистора 27 и коллектору пятого транзистора 25, эмиттер кото- 2р рого подключен к базе четвертого транзистора 27, эмиттер которого подключен к прямой выходной шине 3 и коллектору транзистора 22. Коллектор транзистора 23 соединен с базой тран- 25 зистора 15 и через шестой резистор 28 с шиной питания.

Двойной инвертор работает следующим образом.

Если на входную шину 1 подан низ- 30 кий уровень напряжения, то диод 12 открыт, а транзисторы 8,6,7 и 15 закрыты, так как отсутствует ток в ба зовых цепях этих транзисторов. На инверсной выходной шине 2 сформируется 35 высокий уровень напряжения, опреде-. ляемый открытыми транзисторами 19 и 21. Высокий уровень напряжения на коллекторе закрытого транзистора 6 приводит к появлению тока в базовой 40 цепи транзистора 17. Транзистор. 17 открывается и начинает протекать ток через резистор 26, образующий базовый ток транзисторов 22 и 23. Открытый транзистор 22 формирует на прямой вы- „ ходной шине 3 низкий уровень напряжения. Открытый транзистор 23 уста-, навливает на базе транзистора 15 уровень напряжения, равный напряжению между коллектором и эмиттером открытого транзистора 23. Таким образом, 50 при наличии на шине 1 низкого уровня напряжения на шине 2 формируется высокий уровень напряжения, а на шине

3 - низкий уровень напряжения. При изменении на шине 1 напряжения с низ. кого уровня на высокий диод 12 закрывается, н базу транзистора 8 поступает ток т шины 4 питания через резистор 13, транзистор 8 открывается, начинает протекать ток через резистор 14. в базу транзисторов 6 и 7, они открываются, в коллекторных цепях этих транзисторов появляются токи, определяемые резисторами 18 и 20 соответственно, которые поступают через коллектор — эмиттер открытого транзистора 23 в общую шину 5. Таким образом, транзистор 15 продолжает оставаться закрытым, поскольку открытый транзистор 23 удерживает на его базе напряжение, недостаточное для отпирания транзистора 15.

При выключении транзистора 17 происходит выключение транзистора 22 и начинается переход на шине 3 от низкого уровня напряжения к высокому.

Транзистор 23 начинает выключаться одновременно с транзистором 22, и при возрастании на его коллекторе напряжения до величины напряжения отпирания перехода база — эмиттер транзистора 15 в базу транзистора 15 на- . чинает поступать ток от.шины 4 питания через резистор 28 и резисторы 18 и 20, приводящий к открыванию транзистора 15 и установлению на выходе 2 низкого уровня напряжения. На выходе 3 при этом устанавливается высо l кий уровень напряжения, определяемый открытыми транзисторами 25 и 27. Таким образом, появление низкого уровня напряжения на выходе 2 согласовано по времени с появлением высокого уровня напряжения на выходе 3. Антизвонный диод 11 в схеме предназначен для ограничения величины отрицательных помех на входе схемы. Диод 9 и резистор 10 образуют цепи выккючения транзисторов 6 и 7. Резисторы 16 и 24 обеспечивают цепи выключения транзисторов 15 и 22, 23 соответственно.

Таким образом, введение обратной связи между выходными транзисторами

22 и 15 приводит к тому, что низкий уровень напряжения на инверсном выходе 2 схемы начинает формироваться в момент перехода прямого выхода 3 от низкого уровня к высокому. Следовательно, устраняется асимметрия между сигналом на шине 2 и сигналом на шине 3 при переходе входного сигнала на шине 1 от низкого уровня напряжения к высокому. Величина низкого уровня напряжения на инверсном выходе равна напряжению между

У - ч

Составитель А.Янов.;.

Редактор И,Шулла Техред Л.Сердюкова Корректор Т.Малец

Подписное

Тираж 884

Заказ 4706/54

ВНИИПИ Государственного комитета по изобретениям и открытиям при ГКНТ СССР

113035, Москва, Ж-35, Раушская наб., д. 4/5

Производственно-издательский комбинат "Патент", г.ужгород, ул. Гагарина, 101

5 14994 коллектором и эмиттером открытого выходного транзистора первого инвер-. тора.

Формула изобретения

Двойной инвертор с минимальной асимметрией, содержащий первый транзистор.и фазоразделительнь1й транзистор первого инвертора, базы которых подключены к. входной цепи, а эмиттеры соединены с базой выходного транзистора первого инвертора и через первый резистор - с общей шиной и эмиттером выходного транзистора первого инвертора, коллектор первого транзистора соединен с базой фазоразделительного транзистора второго инвертора и через второй резистор — с 20 шиной питания, коллектор фазоразделительного транзистора первого инвертора соединен,с базой второго транвистора и через- третий резистор — с шиной питания и коллекторами второго 25 и третьего транзисторов, база третьего транзистора подключена к эмиттеру второго транзистора, а его эмиттер — к инверсной выходной шине, эмиттер фазоразделительного транзистора п

83 6 второго инвертора соединен с базой выходного транзистора второго инвертора и через четвертый резистор - с общей шиной и эмиттером выходного транзистора второго инвертора,. коллектор которого соединен с прямой выходной шиной и эмиттером четвертого транзистора, база которого соединена с эмиттером пятого транзистора, коллектор которого соединен с шиной питания и коллектором четвертого.транзистора, а база - с коллектором фазоразделительного транзистора второго инвертора и через пятый резистор - с шиной питания, коллектор дополнительного транзистора через шестой резистор соединен с шиной питания, о тл и ч а ю шийся тем, что, с целью уменьшения асимметрии выходных сигналов, снижения уровня логического нуля и повышения нагрузочной способности по инверсному выходу, база дополнительного транзистора подключена к базе выходного транзистора второго инвертора, эмиттер — к общей шине, а коллектор соединен с базой выходного транзистора первого инвертора, кол" лектор которого соединен с инверсной выходной шиной.