Устройство для управления обменом информации процессора с внешними устройствами

 

Изобретение относится к вычислительной технике и может быть использовано в вычислительных системах для управления обменом большого количества внешних устройств в режиме прямого доступа к памяти. Целью изобретения является сокращение аппаратурных затрат при подключении группы внешних устройств и расширение функциональных возможностей за счет обеспечения останова сеанса передачи при обнаружении в передаваемом от внешнего устройства массиве заданных управляющих кодов. Цель достигается тем, что в устройство, содержащее блок канальных усилителей, блок дешифрации адресов и команд, блок захвата каналов и блок синхронизации, введены многоканальный блок управления прямым доступом, два блока абонентских передатчиков, блок абонентских приемников, генератор импульсов, блок буферных регистров и блок памяти управляющих кодов. Каждый канал многоканального блока управления прямым доступом программируется процессором, который определяет режим работы (ввод, вывод), начальный адрес ОЗУ, длину массива, тип приоритетного обслуживания канала т.д. На каждом цикле прямого доступа устройства для каждого канала организуют выдачу адреса ячейки ОЗУ в адресной части цикла и выдачу сигнала "ввод" или "вывод", направляющего информацию от ОЗУ к внешнему устройству или наоборот. В режиме "вывод" каждое слово от внешнего устройства анализируется в блоке памяти управляющих кодов и в случае его принадлежности ко множеству управляющих (служебных) кодов формируется код, который может использоваться внешним устройством или/и выдаваться процессору как вектор прерывания. 8 ил.

СОЮЗ СОВЕТСНИХ.

СОЦИАЛИСТИЧЕСКИХ . РЕСПУБЛИН (!9! (II) SU

А1 (gg 4 G 06 F 13/12

ОПИСАНИЕ ИЗОБРЕТЕНИЯ

ГОСУДАРСТВЕННЫЙ КОМИТЕТ

ПО ИЗОБРЕТЕНИЯМ И OTHPblTHRM

ПРИ ГКНТ СССР

К АВТОРСКОМУ СВИДЕТЕЛЬСТВУ (21) 4390732/24-24 (22) 18.01.88 (46) 15.09.89. Бюл. У 34 (71) Институт проблем управления и Мбсковский институт электронного машиностроения (72) Ю.К.Аласов, В А.Вертлиб, В.С.Жданов, В.А.Жожикашвили, M.M.ÊoñèHåö, Н.М.Никитин, С.Л,Окунев, P.М.Магомедов, Е.А.Саксонов, Б.Н.Терещенко и С.Л.Фельцман (53) 681.3(088.8) (56) Авторское свидетельство СССР

;O 693364, кл. G 06 F 13/14, 1977.

Устройство прямого доступа к памяти ИЗ 45КС-16-002: Техническое описа-. ние и инструкция по эксплуатации

3.858.385 ТО. (54) УСТРОЙСТВО ДЛЯ УПРАВЛЕНИЯ ОБМЕНОМ ИНФОРМАЦИИ ПРОЦЕССОРА С ВНЕШНИМИ

УСТРОЙСТВАМИ (57) Изобретение относится к вычислительной технике и может быть использовано в вычислительных системах для управления обменом большого количества внешних устройств в режиме прямого доступа к памяти. Целью изобрете- . ния является сокращение аппаратурных затрат при подключении группы внешних устройств и расширение функциональных возможностей за счет обеспечения останова сеанса передачи при обнаруИзобретение относится к вычисли" тельной технике и может быть исполь- зовано в вычислительных системах для

2 жении в передаваемом от внешнего устройства массиве заданных управляющих кодов. Цель достигается тем, что в устройство, содержащее блок канальных усилителей, блок дешифрации адресов и команд, блок захвата каналов и блок синхронизации, введены многоканальный блок управления прямым доступом, два блока абонентских передатчиков, блок абонентских приемников, генератор импульсов, блок буферных регистров и блок памяти управляющих кодов. Каждый канал многоканального блока управления прямым доступом программируется процессором, который определяет режим работы (ввод, вывод), начальный адрес а

ОЗУ, длину массива, тип приоритетного обслуживания канала и т.д. На каждом

-цикле прямого доступа устройства для каждого канала организуют выдачу адреса ячейки ОЗУ в адресной части цикла и выдачу сигнала "Ввод" или

"Вывод", направляющего. информацию от

ОЗУ к внешнему устройству или наоборот. В режиме "Вывод" каждое слово от внешнего устройства анализируется в блоке памяти управляющих кодов и в случае его принадлежности ко множеству управляющих (служебных) кодов формируется код, который может использоваться внешним устройством или/и выдаваться процессору как вектор преры- вания. 8 ил. управления обменом большого количества внешних устройств в режиме прямого доступа к памяти (ПДП).

-3, 1508223

Цель изобретения — сокращение аппаратурных затрат устройства при подключении группы внешних устройств и расширение функциональных воэможнос5 тей за счет обеспечения останова сеанса передачи при обнаружении в передаваемом от внешнего устройства массиве заданных управляющих кодов.

На фиг.1 представлена блок-схема устройства; на фиг.2-6 — функциональные схемы блока дешифрации адресов и команд, блока захвата канала, блока синхронизации, многоканального блока управления прямым доступом и блока 15 буферных регистров адреса и признаков; на фиг.7 и 8 — временные диаграммы работы, устройства в режимах "Ввод" и Вывод".

Устройство (фиг. 1) содержит блок 20

1 дешифрации адресов и команд, блок

2 буферных регистров адреса и признаков, блок 3 канальных усилителей, включающий узлы 4 и 5 шинных формирователей, узел 6 канальных приемников и узел 7 канальных передатчиков, блок

8 синхронизации, многоканальный блок

9 управления прямым доступом, блок

10 памяти управляющих кодов, блок 11 захвата канала, генератор 12 импульсов, блоки 13 и 14 абонентских передатчиков и блок 15 абонентских приемников, а также шины 16 адресно-информационной магистрали процессора, группу входов 17 запроса прямого доступа, 35 группу выходов 18 разрешения прямого доступа, группы выходов 19 и 20 причины останова прямого доступа, выходы

21 и 22 задания направления обмена, внутренние шины 23 и 24 данных и адре 40 са и линии 25-52 внутренних связей между блоками устройства.

Блок 1 дешифрации адресов и команд (фиг.2) предназначен для дешифрации адресов регистров блоков 2 и 9 и 45 команд обращения и содержит дешифратор 53 адреса и дешифратор 54 команд, которые могут быть выполнены, например, на базе постоянной памяти, ре-. гистры 55 и 56, элементы И 57-60, 50 элементы И-НЕ 61-65, элемент ИЛИ 66, элементы НЕ 67 и 68 и элемент 69 задержки. На фиг.2 показан также канальный приемник 70 узла 6.

Блок 11 захвата канала (фиг.3) служит для захвата шин 16 на период . выполнения одного цикла прямого дос- тупа и содержит триггеры 71 и 72, узел приоритета, состоящий иэ элементов И-НЕ 73 группы, элемента И-НЕ

74 и элементов ИЛИ 75 группы, элемент ИЛИ-НЕ 76, элементы И 77-79, формирователь 80 импульса, состоящий из элемента 81 усиления, токоограничительного резистора 82 и накопительного конденсатора 83. На фиг.3 показаны также канальные передатчики 8486 узла 7 и канальный приемник 87.

Блок 8 синхронизации (фиг.4) предназначен для синхронизации работы блоков устройства и формирования синхронизирующих сигналов внешним устройствам и процессору и состоит из постоянной памяти 88, регистра 89, элементов И-НЕ 90 и 91, элемента

И 92, элемента ИЛИ 93, элемента

И 94, элемента НЕ 95 и узла 96 согласующих резисторов.

Многоканальный блок 9 управления прямым доступом (фиг.5) предназначен для управления внешним устройством, хранения н формирования сигналов режима и состояния внешних устройств, выдаваемых в шины.16, и со.— держит элементы ИЛИ 97-99, группу узлов 100 и 101 управления прямым доступом, реализованных например, на БИС типа KP 580 ВТ 57, и элемент

НЕ 102. Число обслуживаемых внешних устройств зависит от количества узлов

100 и 101. При реализации на БИС типа

KP 580 ВТ 57 каждый узел 100 (101) имеет четыре канала, Блок буферных регистров адреса и признаков (фиг.6) служит для буферирования адреса ячейки памяти подключенного к шинам 16 канала и особых признаков и содержит регистр 103 младшего байта, регистр 104 старшего байта, регистр 105 расширения и линии 106 старших разрядов. При подключении абонентов, работающих словами или байтами данных при отсутствии в адаптерах связи коммутации байтов на шинах 16 между шинами старшего и младшего байтов, регистры 103 и 104 могут быть выполнены в виде восьмиразрядных регистров и служат для хранения адреса ячейки памяти в течение одного цикла прямого доступа. Млад3 шие семь разрядов регистров 103 и

104 подключаются к старшим разрядам шин 23 и 25.1 соответственно, так что нулевой разряд шины 23 не управляется регистром 103, а восьмой разряд шины 25.1 — регистром 104, Вось23 6

5 15082 мые разряды регистров 103 и 104 подключаются соответственно к восьмому разряду шины 25.1 и шестнадцатому разряду шины 25.2

Регистр 105 предназначен для хранения разрядов расширения адреса, если шины 16 имеют более шестнадцати

Разрядов адреса, а также. признаков, управляющих процессом обмена. Например, в регистр 105 процессор может записать признак байтовой операции (выход 34), признак вывода или ввода байтов в старшие разряды ячеек памяти 15 и т.п.

Если адаптеры связи абонентов могут коммутировать байты данных между разрядами старшего и младшего байтов шин 16, все выходы регистров 103-105 20 при помощи распаечного поля (не показано) могут быть соединены с шинами

23, 25.1 и 25.2.

Устройство в своем составе имеет также шинные формирователи 107-109 25 узла 4 и элемент И 110.

Блок 10 памяти управляющих кодов предназначен для дешифрации управляющих (служебных) кодов, содержащихся в сообщении абонента, передаваемом в 30 режиме прямого доступа в ОЗУ. По адресам этих кодов блок 10 содержит соответствующие признаки, идентифици,рующие каждый из заданных кодов, Эти признаки выдаются абоненту по линиям

20 и могут быть использованы абонентом, например, для формирования вектора прерывания. Показанные на чертежах связи блока 10 соответствуют тому случаю когда служебные коды имеют 40 байтовый формат, вследствие чего достаточно контролировать только шины 23.

Устройство работает следующим образом.

На этапе подготовки устройства к 45 работе процессор осуществляет загрузку рабочих параметров в управляющие регистры подканалов узлов 100 (101) блока 9, загрузку начальных адресов памяти ОЗУ, загрузку счетчиков длины массива передаваемых или принимаемых данных. Операции по занесению указанных параметров осуществляются по управляющим сигналам блока 1, который анализирует состояние сигналов на ши- 55 нах 23 и 25 в адресном цикле работы через 4, открытий для чтения шин 16 сигналом на линии 42. Код адреса на .шинах ?3 и 25 сопровождается сигналами синхронизации СИА "Ввод" ("Вывод"), проходящими с шин 16 через узел 5 по линиям 30.2, 30,3 (30,1), и разрешающим сигналом ВУ (линия 27), поступающим через узел 6. Если код адреса на шинах 23 и 25 принадлежит к области адресов регистров каналов блока 9, то блок 1 транслирует на шины 24 четыре младших разряда кода адреса для выбора заданного регистра заданного канала, а также сигналы в линиях . 35-37, осуществляющие синхронизацию операции записи (линия 36), информации с шин 23 или чтения (ли- ния 37) из регистра канала для выбранного сигнала на одной из линий

35 узла 100 или 101. При обращении процессора к регистру 105 блок выдает сигнал в линию 26, по которому данные с шин 23 заносятся в регистр

105. При обращениях процессора к любому регистру устройства блок 1 выдает по линии 31.4 через узел 5 сигнал СИП (Синхронизация пассивного устройства").

После загрузки регистров узлов

100 (101) и регистра 105 устройство готово к работе и ожидает прихода сигналов запроса прямого доступа (ЗПД) по линиям 17 от абонентов °

Сигнал в каждой линии 17, поступая от соответствующего абонента через блок 15 на блок 9, возбуждает соответствующий канал блока 9, который транслирует сигнал запроса по соответствующей линии 38 в блок 11. Если одновременно по линиям 17 в один из узлов 100 (101) поступает несколько запросов, то конфликт между ними разрешается встроенной в узел 100 (101) схемой приоритета, режим работы которой (дисциплина обслуживания) задается процессором. Решение конфликта при запросе прямого доступа от нескольких узлов 100 и 101 возложено на узел приоритета блока 11, образованный элементами H-HE 73, 74 и ИЛИ 75. С выхода этого узла по линии 32.1 формируется сигнал запроса прямого досту-. па (ТПЛ), проходящий на шины 16 через передатчик 85 узла 7. Процессор, приняв сигнал ТПД, выдает сигнал разрешения (ППД1), который через приемник 87 узла 6 по линии 29 устанавливает триггеры .71 и 72, снимая сигнал

ТПД в линии 16.1 и формируя сигнал подтверждения выбора (ПВ) в линии

32 ° 2. Последним сигналом, проходящим

1508223 через передатчик 84, процессор уведомляется о том, что устройство захватило системный канал (шины 16) и готово к выполнению операций прямого досту5 па к памяти. Кроме этого, блок 11 по линиям 41 запускает блок 8, устанавливая его в исходное состояние, и выдает по линии 39 сигнал, уведомляющий выбранный канал блока 9 о начале его 10 работы в режиме прямого доступа.

С этого момента начинаются синхронные операции по управлению передачей данных йа шинах 16 под управлением блоков 8 и 9, тактируемых генератором 15

12 но линии 46.

В зависимости от заданного режима каждый канал блока 9 (узлов 100 и 101) может работать в режимах "Ввод (чтение данных ОЗУ для абонента) или "Вывод" 20 (запись данных от абонента в ОЗУ).

При выполнении, операции "Ввод"

Узел 100 (101) по сигналу на линии 39 вьдает на шины 23 значения разрядов

9-16 адреса, к которому производится обращение. Сигнал в линии 43 записывает значение этих разрядов с шин

23 в регистр 103 блока 2, стробирует блок 8, разрешая последнему через элементы И 94 и ИЛИ 93 переключить по 30 линии 42 шинные формирователи узла

4 на передачу данных иэ регистров блока 2 на шины 16. Сигнал в линии

51 открывает выходы регистров 103105 блока 2. Блок 9 выдает на шины 23 35 значение разрядов 1-8 младших разрядов адреса и формирует сигнал в линии

52, которым эти разряды заносятся в регистр 104. Одновременно с этим полный код адреса и сигнал в линии 34 10

"Байт" (если он установлен ранее в регистре 105 процессором) через узел 4 проходят на шины 16.

На следующем шаге блок 9 вьдает на линию 49 выбранного канала и да- 45 лее через блок 13 в линию 18 сигнал разрешения прямого доступа, уведомляя абонента о том, что осуществляется адресная фаза цикла и адрес ячейки ОЗУ, к которой производится обращение, выставлен на шины 16. Вьдачей сигнала на линию 37 блок 9 определяет режим чтения ОЗУ. По этому сигналу блок; 8 снимает сигнал с линии 42, блокируя вьдачу адреса на шины 16, выдает сигнал "Ввод" по линии 31.3, проходящий через узел 5 на шину 16 и

И 11 определяющий операцию Чтение ОЗУ

Получив сигнал "Ввод"; ОЗУ производнт чтение заданной ячейки и выставляет на шины 16 данные, после чего формирует на шинах 16 сигнал СИП, разрешающий чтение этих данных абоненту.

Блок 8 выдает сигнал записи в линию 44, который транслируется через блок 14 по линии 21 абонентам и по сигналу СИП, прошедшему на его вход по линии 30.4, снимает в линии 31,3 сигнал "Ввод". Далее блок 8 снимает сигнал ЗП с линии 44. ОЗУ фиксирует пропадание сигнал "Ввод" и снимает сигнал СИП и данные с шин 16. В ответ на снятие сигнала CHII блок 8 вырабатывает в ликии 40 сигнал сброса операции, по которому блок 11 переходит в исходное состояние, сбрасывая триггеры 71 и 72 и устанавливая в исходное состояние блок 8 сбросом сигналов в линиях 32.2 и 41.2. Блок 9 снимает сигналы в линиях 37 и 49.

Таким образом, операция "Ввод" завершается, а все блоки устройства возвращаются в исходное состояние.

При выполнении операции "Вывод, при которой осуществляется запись данных в ОЗУ, захват канала осуществляется точно так же, как и при операции "Ввод" (фиг.8).

По сигналу в линии 39 выбранного какала блок 9 выдает сигнал разрешения в линию 49 и далее через блок 13 в линию 18 абонента. Блок 8 организует, как при операции "Ввод", адресную фазу цикла н вьдает по линии 45 абоненту разрешение вьдачи его данных на шины 16. Далее блок 8 устанавлива" ет в линии 31.1.сигнал, проходящий через узел 5 на шины 16 и инициирующий режим записи данных ОЗУ, Выполнив запись данных абонента по адресу, заданному на адресной фазе цикла, ОЗУ формирует на шинах 16 сигнал СИП, поступающий через узел 5 по линии

30.4 в блок 8, Поэтому сигналу блоки .

8, 11 и 9 завершают операцию "Вывод", аналогично тому, как эта фаза выполняется в цикле "Ввод". !

При выполнении операций "Ввод" и, "Вывод" заданное процессором для данного канала число циклов (нли что то же самое объем передаваемого массива) контролируется счетчиком длины массива канала, который по достижению этого числа вьдает в линию 48 сигнал

"Конец счета". Этот сигнал через передатчик узла 14 поступает по линии 19

1508223

I0 и уведомляет абонента о завершении передачи.

При вьпголнении операции Вывод" данные от абонента, выдаваемые на шины 16, поступают через узел 4 и шины 23 на вход блока 10, стробируемый сигналом на линии 45. Если на вход блока 10 поступает один из заданных управляющих кодов, то при чтении ука- 10 заикой кодом ячейки на линиях 47 появляется код признаков, соответствующий управляющему коду на шинах

16. С линии 47 код признаков поступает через блок 14 в линии 20 абоненту. 15

Когда различия управляющих кодов не требуется, блок 10 может быть выполнен на базе дешифратора.

Формула изобретения 20

Устройство для управления обменом информации процессора с внешними устройствами, содержащее блок канальных усилителей, первая и вторая группы 25 входов-выходов, первая группа входов и первая группа выходов которого являются соответствующими группами входов выходов, входов и выходов устройства для подключения к адресно-информацион 30 ным шинам процессора, блок дешифрации адресов и команд, первая, вторая и третья группы информационных входов и разрешающий вход которого подключены соответственно к третьей и четвертой группам входов †выход, второй группе выходов и первому выходу блока канальных усилителей, блок захвата канала, группа синхронизирующих входов, первая группа выходов и вход 10 разрешения которого соединены соответственно с второй группой выходов, второй группой входов и вторым выходом блока канальных усилителей, блок синхронизации, группа выходов, синхро.4 низирующий и установочный входы и первый выход которого соединены соответственно с третьей группой входов и второй группой выходов блока канальных усилителей, выходом и установочным входом блока захвата канала, о тл и ч а ю щ е е с я тем, что, с целью сокращения аппаратурных затрат и расширения функциональных возможностей устройства за счет обеспечения останова передачи по заданным кодам, в него введены блок буферных регистров адреса и признаков, многоканальный блок управления прямым доступом, генератор импульсов, блок памяти управляющих кодов, два блока абонентских передатчиков и блок абонентских приемников, причем группы выходов первого и второго блоков абонентских передатчиков являются соответствующими группами выходов устройства для подключения к входам разрешения прямого доступа соответствующих внешних устройств и группам управляющих входов внешних устройств, группа входов блока абонентских приемников является группой входов устройства для подключения к выходам запроса прямого доступа соответствующих внешних устройства, группа входов первого блока абонентских передатчиков и группа выходов блока абонентских приемников соединены соответственно с группой выходов разрешения прямого доступа и группой входов запроса прямого доступа многоканального блока управления прямым доступом, тактовый вход которого соединен с выходом генератора импульсов и тактовым входом блока синхронизации, вторым выходом подключенного к синхронизирующему входу блока памяти управляющих кодов, выход сигнала конца счета многоканального блока управления прямым доступом, второй и третий выходы блока синхронизации и группа выходов блока памяти управляющих кодов соединены с группой входов второго блока абонентских передатчиков, группа адресных входов блока памяти управляющих кодов соединена с третьей группой входов †выход блока канальных усилителей, группой входов-выходов блока буферных регистров адреса и признаков и группой информационных входоввыходов многоканального блока управления прямым доступом, группа адресных входов-выходов которого подключена к первой группе выходов блока дешифрации адресов и команд и группе информационных входов блока буферных регистров адреса и признаков, группа выходов и выход которого соединены с четвертой группой входов-выходов блока канальных усилителей, а группа входов разрешения записи и чтения— с первым выходом блока дешифрации адресов и команд и группой стробирующих выходов многоканального блока управления прямьм доступом, группа синхронизирующих входов-выходов и вход сброса которого подключены соответст-.

12

11

15082?3 венно ко второй группе выходов блока дешифрации адресов и команд и третьему выходу блока канальных усилителей, а группа выходов запроса и группа входов разрешения прямого доступа— соответственно к группе входов запроса и второй группе выходов блока захвата канала, вход режима, вход строба захвата и четвертый выход блока 10 синхронизации соединены соответственно с второй группой выходов блока дешифрации адресов и команд, группой стробирующих выходов многоканального блока управления прямым доступом и входом .блока канальных усилителей, второй выход блока дешифрации адресов и команд соединен с третьей группой входов блока канальных усилителей.

1508223

502. 2

1508223

1 508223!

508223

1508223

15 08223

Составитель И.Хазова;

Техред А.Кравчук. Корректор M,Ñàìáoðñêàÿ

Редактор Л.Пчолинская

Заказ 5542/5 1 Тираж 668 Подписное

ВНИИПИ Государственного комитета по изобретениям и открытиям при ГКНТ СССР

113035, Москва, Я-35, Раушская наб., д. 4/5

Производственно-издательский комбинат "Патент", г. Ужгород, ул. Гагарина, 101