Цифровой синтезатор частоты

 

Изобретение относится к радиотехнике. Цель изобретения - повышение спектральной чистоты выходных колебаний. Устройство содержит управляемый генератор 1, делитель 2 частоты с переменным коэффициентом деления, импульсно-фазовый детектор 3, фильтр 4 нижних частот, опорный генератор 5, накопители 6, 7, элемент 8 задержки, сумматор 9 кодов, преобразователь 10 длительности импульса в напряжение, ЦАП 11, элемент 12 дифференцирования. В устройство введен блок 13 задания начальных кодов. При включении или переключении частоты блок 13 в соответствии с поступающим на его первый вход значением кода дробной части коэффициент деления М формирует код начальных состояний накопителей 6, 7 и в течение одного периода тактовой частоты выдает сформированные коды на выходы. Критерием выбора значения начальных состояний является достижение минимума дисперсий, отклонения мгновенных значений фазы от линейно изменяющегося среднего, поскольку линейный закон изменения фаз обуславливает отсутствие помех в выходном сигнале. 2 ил.

СОЮЗ СОВЕТСНИХ

СОЦИАЛИСТИЧЕСНИХ

РЕСПУБЛИН

А1 (191 (11) (51)4 Н О L 7 18

ОПИСАНИЕ ИЗОБРЕТЕНИЯ

К ABTOPCHOMY СВИДЕТЕЛЬСТВУ их.

ГОСУДАРСТВЕННЫЙ НОМИТЕТ

ПО ИЗОБРЕТЕНИЯМ И ОТНРЫТИЯМ

ПРИ ГННТ СССР

1 (21) 4350954/24-09 (22) 28.12.87 (46) 15.10,89. юл. h" 38 (72) В.Л.Знаковский, В.П.Максимов и В.Я.Левантовский (53) 621.373,42 (088.8) (56) Авторское свидетельство СССР

1293841, кл. Н 03 L 7/18,09,10,84 °

Заявка Великобритании 1" 2026268, кл. Н 3 А, 30.01.80. (54) ЦИФРОВОЙ СИНТЕЗАТОР ЧАСТОТЫ (57) Изобретение относится к радиотехнике. Цель изобретения - повышение спектральной чистоты выходных колебаний. Устройство содержит управляемый генератор 1, делитель 2 частоты с переменным коэф. деления, импульсно-фазовый детектор 3, фильтр 4 нижних частот, опорный генератор 5, накопи2 тели 6,7, элемент 8 задержки, сумматор 9 кодов, преобразователь 10 длительности импульса в напряжение, ЦАП

11, элемент 12 дифференцирования. В устр-во введен блок 13 задания начальных кодов. При включении или переключении частоты блок 13 в соответствии с поступающим на его первый вход значением кода дробной части коэф, деления М формирует код начальных состояний накопителей 6, 7 и в течение одного периода тактовой частоты выдает сформированные коды на выходы. Критерием выбора значения начальных состояний является достижение минимума дисперсий отклонения мгновенных значений фазы от линейно изменяющегося среднего, поскольку линейный закон изменения фаз обуславливает отсутствие помех в выходном сигнале. 2 ил.

15153

Изобретение относится к радиотехнике и может быть использовано в радиотехнических устройствах различного назначения, в том числе в качестве

5 гетеродина радиоприемных устроиств.

Целью изобретения является повышение спектральной чистоты выходных колебаний.

На фиг.! представлена электрическая,р структурная схема цифрового синтезатора частоты; на фиг.2 — пример выполнения блока задания начальных кодов.

Цифровой синтезатор частоты содержит управляемый генератор 1, делитель 1

2 частоты с переменным коэффициентом деления (ДПКД), импульсно-фазовый детектор (ИФД) 3, фильтр 4 нижних частот, опорный генератор 5, первый накопитель 6, второй накопитель 7,элемент 20

8 задержки, сумматор 9 кодов, преобра зователь 10 длительности импульса в напряжение, цифроаналоговый преобразователь (ЦАП) 11, элемент 12 дифференцирования и блок 13 задания начальных 2 кодов.

Блок задания начальных кодов (фиг.2) содержит первый блок 14 памя. ти, второй блок 15 памяти, регистр 16 памяти, элемент 17 совпадения и О- 30 триггер 18.

Цифровой синтезатор частоты работает следующим образом.

Включенные в кольцо управляемый генератор 1, ДПКД 2, ИФД 3 и фильтр " у образуют цепь фазовой автоподстройки частоты управляемого генератора 1.

Первый и второй накопители 6 и 7, элемент 8 задержки и сумматор 9 образуют блок дробных разрядов, который 40 совместно с ДПКД 2 выполняет функции делителя частоты с дробным переменным коэффициентом деления. Дробный переменный коэффициент деления реализуется путем чередования во времени четырех целочисленных коэффициентов деления

ДПКД 2: N-1; N; N+1; N+2. Это осуществляется следующим образом. Код целой части коэффициента деления N поступает на кодовый вход сумматора 9. Код 50 дробной части коэффициента деления M поступает на вход первого накопителя

6, код содержимого которого поступает на вход второго накопителя 7. Первый и второй накопители 6 и 7 имеют одинаковую емкость A (А=М,+1, где М „ максимально возможное значение М).

Содержимое первого накопителя Ь под действием тактовых импульсов с выхода

64 опорного генератора 5 увеличивается на величину М. Содержимое второго накопителя 7 под действием тактового импульса увеличивается на величину содержимого первого накопителя 6. При переполнении первого и второго накопителей 6 и 7 на их выходах переполнения появляется сигнал переполнения, который поступает на соответствующие входы сумматора 9 и увеличивает его содержимое на единицу. Одновременно задержанный элементом 8 задержки на один период опорной частоты сигнал переполнения второго накопителя 7 поступает на первый вход сумматора и уменьшает его содержимое на единицу.

В результате чередования во времени целочисленных коэффициентов деления

ДПКД2 в среднем коэффициент деления равен N, М, а выходная частота управляемого генератора Г,„,„=1, (N, .1), где i — тактовая частота опорного генератора 5.

ЦАП 11, преобразователь 1О и элемент 12 дифференцирования образуют схему компенсации помех дробности, возникающих при скачкооЬразном изменении целочисленных коэффициентов деления ДПКД 2,Код содержимо -о второго накопителя 7, в котором содержится информация об интеграле фазовой ошибки, поступает на первый вход ЦАП 11 и преобразуется в отрицательное напряжение, которое затем дифференцируется элементом 12 дифференцирования и подается на вход фильтра 4. Складываясь с выходным напряжением ИФД 3,компенсирующий сигнал уменьшает скачки фазы выходного колебания управляемого генератора 1. Неравномерность компенсации помех дробности в диапазоне paGoчих частот уменьшается за счет формирования опорного напряжения ЦАП 11 из выходной последовательности импульсов ДПКД 2 при помощи преоЬразователя

10. В диапазоне рабочих частот управляемого генератора 1 скважность импульсов ДПКД 2 меняется, соответствующим образом меняется опорное напряжение, формируемое преобраз вателем 10, а следовательно, меняется компенсирующее воздействие, вырабатываемое ЦАП 11.

Первый и второй накопители 6 и имеют входы начальной установки. При включении или переключении частоты блок 13 задания в соответствии с поступающим на его первый вход значением кода дробной части коэффициента деле5 15153 ния M формирует код начальных состояний первого и второго накопителей 6 и 7 и в течение одного периода тактовой частоты выдает сформированные коды на выходы. При этом до следующего пе5 реключения частоты цифрового синтезатора частоты работа блока 13 задания заканчивается, а в первом и втором накопителях 6 и 7 начинается процесс изменения их содержимого, вызывающий чередование четырех целочисленных коэффициентов деления ДПКД 2.

Начальные состояния первого и второго накопителей 6 и 7; однократно устанавливаемые с помощью блока 13 задания при смене М, для каждого значения M выбраны такими, что в процессе изменения содержимого первого и второго накопителей 6 и 7 порядок по- 20, явления во времени и величина скачкообразных изменений целочисленного коэффициента деления ДПКД 2 оптимальны с точки зрения получения минимума помех дробности в выходном колебании 25 управляемого генератора 1.

Блок 13 задания содержит первый и второй блоки 14 и 15 памяти, на адресные входы которых поступает код дробной части коэффициента деления M. З )

Этот же код поступает на вход регистра 16 и на первый вход элемента 17 совпадения. B регистре 16 запоминается текущее значение кода дробной части М. При смене M вновь установленное значение M не совпадает с заполнен3S

1+1 ным в регистре 16 значением MI. При

М „ gM, на выходе элемента совпадения появляется сигнал логической единицы и очередной тактовый импульс, поступа-40 ющий <а С-вход D — триггера 18, устанавливает Р-триггер 18 в единичное состояние. Появившийся на вторых входах первого и второго блоков 14 и 15 памяти сигнал служит командой на выдачу кодов начальных состояний первого и второго накопителей 6 и 7, запомненных в первом и втором блоках 14 и 15 памяти по адресу М,,„ . Этот же сигнал с выхода р- риггера 18 служит сигналом 50 записи входного кода М;. в регистр

16. После появления через время задержки в регистре 16 на его выходах кода

М „ на выходе элемента 17 совпадения формируется сигнал логического нуля и очередной тактовый импульс возвращает D-триггер 18 в нулевое состояние.

Это приводит к прекращению выдачи кода начальных состояний с выходов пео64 6 вого и второго блоков 14 и 15 памяти и переводит регистр 16 в режим хранения записанной информации, т.е. при каждой смене значения М в течение одного периода тактовой частоть, осуществляется выдача кода íàчальных cGc тояний первого и второго накопителей

6 и 7. При этом записанные в первом и втором блоках 14 и 15 памяти коды начальных состояний для каждого значения М являются оптима> ьными с токи зрения получения минимума помех дробности. Критерием выбора значения начальных состояний является дост>-.жение минимума дисперсий отклонения мгновенных значений фазы от линейно изменяющегocR среднего, поскольку линейный закон изменения фазы ооуславливает отсутствие помех в выходном сигнале. ф о р м у л а и з о б р е т е и и я

Цифровой синтезатор :астоты, содержащий соединенные в кольца управляемый. генератор, делитель частоть с переменным коэффиц ентом деления, импульсно-фазовый детектор и фильтр нижних частот, последовательно соединенные первый накопитель, второй на копитель, цифроаналоговый поеобразователь и элемент дифференцирования, вы с>д которого подключен к входу фильтра нижних частот, преобразователь длительности импульса в напряже>- .е,вход и выход которого соединены соответственно с выходом делителя частоты с переменным коэффициентом деления и вторым входом цифроаналогового преобразователя, последовательно соединенные элемент задер нки и сумматор Кодов, выход которого подключен к установочному входу делителя частоты с переменным коэффициентом деления„ Ко довый вход сумматора кодов является входом кода целой части коэффициента деления цифрового синтезатора частоты, выход переполнения первого накопителя соединен с вторым входом сумматора кодов, третий вход которого объединен с входом элемента задсржки и подключен к выходу переполнения второго накопителя, тактовый вход элемента задержки, тактовый вход первого накопителя, тактовый вход второго накопителя и второй вход импульсно-фазового детектора объединены и подключены к выходу опорного генератора, а вход первого накопителя является входом

1515364

Составитель Ю.Ковалев

Техред А.Кравчук Корректор Л.ОбРУчар

Редактор А.Лежнина

Заказ 6294/56 Тираж 884 Подписное

ВНИИПИ Государственного комитета по изобретениям и открытиям при ГКНТ СССР

113035, Москва, Ж-35, Раушская наб., д. 4/5 Производственно-издательский комбинат Патент", г. Ужгород, ул. Гагарина,101 кода дробной части коэффициента деления цифрового синтезатора частоты, отличающийся тем, что, с целью повышения спектральной частоты выходного сигнала, введен блок задания начальных кодов, первый и второй выходы которого подключены соответственно к установочному входу первого накопителя и установочному входу второго накопителя, тактовый вход блока задания начальных кодов соединен с выходом опорного генератора, а кодовый вход блока задания начальных кодов подключен к входу первого накопителя.