Устройство для сопряжения двух магистралей

 

Изобретение относится к вычислительной технике, в частности к устройствам для сопряжения магистралей многомашинных и многопроцессорных систем. Цель изобретения - повышение скорости обмена информацией путем уменьшения времени блокировки внешних устройств при обращении к устройству сопряжения. Цель достигается тем, что в устройство, содержащее блок памяти, два регистра адреса, два триггера, генератор тактовых импульсов, шесть элементов И, элемент НЕ, два дешифратора зоны, две группы элементов И, введены четыре элемента ИЛИ, два элемента И, два элемента НЕ, четыре триггера, два регистра данных с соответствующими связями. 3 ил.

СОЮЗ СОВЕТСНИХ

СОЦИАЛИСТИЧЕСНИХ

РЕСПУБЛИН (584 С 06 Р 13/14

ОПИСАНИЕ ИЗОБРЕТЕНИЯ

ГОСУДАРСТВЕННЫЙ НОМИТЕТ

ПО ИЗОБРЕТЕНИЯМ И ОТНРЬПИЯМ

ПРИ ГННТ СССР (21) 4379002,/24-24 (22) 15.02.88 (46) 15.11.89. Бюл, 11« 42 (72) Ю.Т. Криворучко, А.П. Корнуков, И.В. Макурин и П.М. Любавин (53) 681.325(Г)88.8) (56) Авторское свидетельство СССР

11« 1012235, кл. G 06 F 13/00, 1981.

Авторское свидетельство СССР

1!« 1283781, кл. G Об F 13/14, 1985. (54) УСТРОЙСТВО ДЛЯ СОПРЯЖЕНИЯ ДВУХ

МАГИСТРАЛЕЙ (57) Изобретение относится к вы ислительной технике, в частности к устройствам для сопряжения магистралей

Изобретение относится к вычислительной технике, в частности к устройствам сопряжения магистралей и может быть использовано в многомашинных и многопроцессорных вычислительных системах,.

На фиг ° 1 показана функциональная схема устройства; на фиг. 2, 3 — временные диаграммы работы устройства в циклах ввод и вывод для примера организации магистралей по ГОСТ 26765.5186.

Устройство (фиг. 1) содержит блок 1 памяти, первый 2 и второй 3 коммутатора магистрали, первый 4 и второй 5 регистры адреса, первый 6 и второй 7 регистры данных, блок 8 коммута1оров, адресно-информационные шины 9 и 10, шины 11 и 12 управления обменом, шины 13 и !4 чтения, шины 15 и 16 записи, шины 17 и 18 о вета соответственно первой и второй магистралей.

„„SU,„, 1522224 А 1

2 многомашинных и многопроцессорных систем. Цель изобретения — повышение скорости обмена информацией путем уменьшения времени блокировки внешних устройств при обращении к устройству сопряжения. Цель достигается тем, что в устройство, содержащее блок памяти, два регистра адреса, два триггера, генератор тактовых импульсов, шесть элементов И, элемент НЕ, два дешифратора зоны, две группы элементов И, введены четыре "-.÷åìåíòà ИЛИ, два элемента И, два эл= мента НЕ, четь ре триггера, два регистра данных с со-ответствующими связями. 3 ил.

Блок 8 коммутаторов содержит (фиг ° 1) первый 19 и второй 20 дешифраторы зоны, генератор 21 тактовых импульсов, триггеры 22-27, элементы И 28 и 29 первой и второй групп, первый, пятый, третий, четвертый, второй, шестой, седьмой и восьмой элементы И 30-37, элементы НЕ 38-40, элементы ИЛИ 41-44.

Устройство работает следующим образом.

Во время функционирования устройств первой и второй магистралей в регистры 4 и 5 заносятся коды адресов по фронту импульсов на шинах il и !2. При появлении адреса, совпаДающего с заной адресов блока 1 памяти, например в р"гистре 4, дешифратор 19 выдает сит,.:ал, который поступает на вход элемента И 36, Появление импульса на одной из шин 1, 15 приводит к появлению им1522224 пульса на выходе элемента KIH 43 который поступает на вход элемента НЕ

40. С выхода элемента HE 40 инверсный сигнал поступает ча вход сброса триггера 24, разрешая срабатывание

5 триггера по синхровходу: С выхода эле. мента ИЛИ 43 сигнал через элемент

i H 36, второй вход которого соединен с выходом дешифратора 19, поступает на синхровход триггера 26, По фронту синхроимпульса триггер 26 срабатывает и выдает сигнал, который удерживается на входе триггера 22 до тех пор, по1 ка не будет сброшен триггер 26, 15

Срабатывание триггера 22 происходит по фронту импульса, поступающего с выхода генератора 21. При срабатывании триггера 22 на вход сброса триггера 23 поступает сигнал, при на-, 2 личин которого триггер 23 не будет срабатывать по синхровходу, Блокировка триггера 23 осуществляется до мо-! мента сброса триггера 22.

Частота генератора 21 устанавлива- 25 ется такой, чтобы ее полупериод был в несколько раз больше длительности переходных процессов при переключении устройства. Одновремечное срабатыва1 ние триггеров 22 и 23 исключено, так как на их синхровходы подаются инверсные относительно друг друга сигналы. 1."аким образом, присритет при одновременном обращении внешних устройств к блоку памяти случайньЖ.

Направление обмена в коммутаторе 2 35 определяется наличием одного из внешних сигналов на шиках 13 чтения или

15 записи первой магистрали. Эти сигналы управляют режимом работы блока памяти, т.е. либо на адресно-инфор40 мационной шине 9 появляется слово для записи в блок 1, либо слово считывается из блока 1, записывается в регистр б данных и поступает на шину 9 с информационных входов — выходов ком- мутатора 2.

Адрес в блок 1 поступает через элементы И 28 (29) первой (второй) группы. Например, при срабатывании триггера 22 адрес в.блок 1 поступает че-. рез элементы И 28, а управляющие сигналы, определяющие режим работы блока 1 (чтение или запись), — через элемент И 30 и элемент ИЛИ 42, либо через элемент И 32 и элемент ИЛИ 41, 55

Элемент И 34 управляет поступлением на синхровход триггера 24 сигнала синхронизации "Ответ" из блока 1 TIB мяти. Триггер 24 срабатывает по фронту сигнала, поступаюшего с элемента

И 34.

Сигнал с выхода триггера 24 поступает на шину 17 ответа первой магистрали и несет информацию об окончании обращения к памяти. Кроме того, сигнал с выхода триггера 24 сбрасывает триггер 26. Сигнал, поступающий на вход триггера 22, снимается и очередным фронтом синхроимпульса генератора 21 триггер 22 сбрасывается, Блокировка триггера 23 снимается и устройству второй магистрали предоставляется возможность обмена с блоком 1 памяти не дожидаясь окончания цикла обмена устройством первои магистрали.

Получив сигнал "Ответ" с шины 17, устройство первой магистрали снимает сигнал "Чтение" или "Запись" на шинах 13 или 15. Сигнал с выхода элемен. та ИЛИ 43 поступает на вход элемента НЕ 40 и далее на вход сброса триггера 24. Триггер 24 снимает сигнал с шины 17 ответа и блокировку триггера 26. Цикл обращения устройства первой магистрали к устройству заканчивается, формула изобретения

Устройство для сопряжения двух магистралей, содержащее блок памяти, первый и второй регистры адреса, информационные входы которых являются соответствующими входами устройства для соединения с адресно-информационными шчнами первой и второй магистралей, первый и второй триггеры, генератор тактовых импульсов, выход которого соединен с синхровходом первого триггера и через первый элемент

НЕ с синхровходом второго триггера, зход сброса и выход которого соедине- ны соответственно с выходом и входом сброса первого триггера., первую группу элементов И, первый, второй и третий элементы и, первые входь1 которых соединены с выходом первсго триггера. вторую группу элементов И, четвертый, пятый и шестой элементы И, первые входы которых соединены с выходом второго триггера, первый и второй цешифраторы эоны, группы входов которых соединены .соответственно с выходами первого и второго регистров адреса и вторыми входами элементов И

S 1522224 6 первой и второй групп, выходы которых венно с выходами первого и второго ре. соединены с группой адресных входов гистров данных, синхровходы которых блока памяти, первый и второй комму- подключены соответственно к выходам таторы магистрали, группы информаци- первого и пятого элементов И и первоонных входов-выходов которых являются му и второму входам второго элемента

5 соответствующими группами входов-вы- ИЛИ, выходом соединенного с входом ходов устройства для соединения с ад- чтения блока памяти, первые входы тре-. ресно-информационными шинами первой тьего и четвертого элементов ИЛИ яви второй магистралей, вторые входы 10 ляются соответствующими входами уст" первого и пятого элементов И являют- ройства для подключения к шинам чтеся входами устройства для соединения ния первой и второй магистралей, а соответственно с шинами чтения первой выходы соединены соответственно с и второй магистралей и подключены со- первыми входами седьмого и восьмого ответственно к первому входу направ- S элементов И, вторые входы которых ления обмена первого и второго комму- подключены соответственно к выходам таторов магистрали, синхронизирующий первого и второго дешифраторов эоны, выход блока памяти соединен.с инфор- синхровходы третьего — шестого триг-мационными входами второго и шестого геров соединены соответственно с вы-элементов И, синхровходы первого и 20 ходами второго, шестого, седьмого и второго регистров адреса являются восьмого элементов И, входы сброса соответствующими входами устройства четвертого и третьего триггеров содля соединения с шинами управления единены соответственно через второй обменом первой и второй магистралей, и третий элементы НЕ с выходами чето т л и ч а ю щ е е с я тем, что, 2S вертого и третьего элементов ИЛИ, инс целью повышения скорости обмена ин- формационные входы первого и второго формацией, в него введены четыре эле- триггеров поцключены соответственно к мента ИЛИ, седьмой и восьмой элементы выходам пятого и шестого триггеров, И, второй и третий элементы НЕ, тре- входы сброса которых соединены сооттий .. — шестой триггеры и два регистра ЗО ветственно с выходами третьего и четданных, причем вход записи блока па- вертого триггеров, вто.ые входы тремяти соединен с выходом первого эле- тьих элементов И и ИЖ, являются вхомента .ИЛИ, первый и второй входы ко- дом устройства для подключения к шиторого соединены соответственно с вы- не записи первой магистрали, вторые ходами третьего и четвертого элемен- входы четвертых элементов И и ИЛИ тов И и вторыми входами направления являются входом устройства для подклюобмена первого и второго коммутаторов чения к шине записи второй магистр;:магистрали, выходами соедийенных со- ли, выходы третьего и четвертого тригответстненно с входом выходом блока герон являются соответствующими выпамяти и информационными входами пер- ходами устройства для подключения к вого и второго регистров данных, а шинам ответа первой и второй магистияформационными входами — соответст- ралей, 1522224

Фине

t0

Риг 2

Составитель В. Вертлиб

Редактор А. Долинич Техред А.Кравчук Корректор И. Иуска

Заказ 6965/4? Тираж 668 Подписное

ВНИИПИ Государственного комитета по изобретениям и открытиям при ГКНТ СССР

113035, Москва, Ж-35, Раушская наб., д, 4/5

Производственно-издательский комбинат "Патент", r. Ужгород, ул. Гагарина, 101

fpuzeep

tpueeep

73 /и мй

18

Триееер

)jeep

Я3 йlилю