Преобразователь кодов

 

Изобретение относится к вычислительной технике и автоматике и может быть использовано в системах дискретной обработки и передачи информации в качестве устройства кодирования - декодирования информации, использующего равновесные коды. Цель изобретения - повышение быстродействия преобразователя. Преобразователь кодов содержит регистр 1 текущей выборки, первый - третий счетчики 2-4, формирователь 5 кодов, блок 6 синхронизации, сумматор 7, блок 8 сравнения и первый и второй регистры 9, 10 числа, первый - шестой входы 11-16 и первый - третий выходы 17-19. Блок 6 синхронизации содержит триггер, элемент ИЛИ-НЕ и элемент ИЛИ, первый - четвертый входы и первый - четвертый выходы. 1 з.п. ф-лы, 2 ил.

СОЮЗ СОВЕТСНИХ

РЕСПУБЛИК

„SU„„1547071

А1 (51)5 Н 03 М 7/04 G 06 F 15/00

ОПИСАНИЕ ИЗОБРЕТЕНИЯ

k4 лвтоеско м cBNpETFJlbcTBY

ГОСУДАРСТВЕННЫЙ НОМИТЕТ

fIO ИЗОБРЕТЕНИЯМ И ОТКРЫТИЯМ

ПРИ ГННТ СССР (21) 4436232/24-24 (22) 06. 06. 88 (46) 28.02.90. Бюл. и 8 (71) Сумский филиал Харьковского политехнического института им. В.И.Ленина (72) А.А.Борисенко, В.А.Соловей и В.М.Мирошниченко (53) 681.325(088.8) ;(56) Авторское свидетельство СССР

Ф 531.158, кл. С 06 F 15/00, 1974. (54) ПРЕОБРАЗОВАТЕЛЬ КОДОВ (57) Изобретение относится к вычислительной технике и автоматике и может быть использовано в системах дискретной обработки и передачи ин2 формации в качестве устройства кодирования-декодирования информации, использующего равновесные коды. Цель изобретения — повышение быстродействия преобразователя. Преобразователь кодов содержит регистр 1 текущей выборки, первый — третий счетчики 2-4, формирователь 5 кодов, блок 6 синхронизации, сумматор 7, блок 8 сравнения, первый и второй регистры 9 и 10 числа, первый — шестой входы 11

16 и первый — третий выходы 17 — 19.

Блок 6 синхронизации содержит триггер, элемент ИЛИ-НЕ, элемент ИЛИ, первый — четвертый входы и первый— четвертый выходы. 1 s.ï. ф-лы, 2 ил.

1547071

Перевод исходного двоичного числа в биномиальное использует принцип поразрядного взвешивания. Вес каждого разряда биномиального числа опреI(- Q ° деляется величиной сочетания С, 45

Ь-1- где q . .— число единиц в предшествую1 щих разрядах; i=0,1,2...,n-1. Сочетания формируются формирователем 5, который при подаче на одну группу входов значения п, а на другую значения

К формирует на выходе значение С „, В качестве такого формирователя может,быть использовано ПЗУ. Для подсчета числа разрядов п-1-i, числа единиц и числа нулей (К-q-), (n-К)

1 используются вычитающие двоичные счетчики 2,3 и 4 ° Сравнивают переводимое число с весом текущего разряда. ОпреИзобретение относится к автоматике и вычислительной технике и может быть использовано в системах дискретной обработки и передачи информации в качестве устройства кодирования-декоди5 ро вания информации, использующе го равновесные коды.

Цель изобретения — повышение быстродействия преобразователя.

На фиг. 1 представлена функциональная схема преобразователя кодов; на фиг. 2 — схема блока синхронизации преобразователя.

Преобразоватнль кодов (фиг. 1) со- 15

Ф держит регистр 1 текущей выборки, первый — третий счетчики 2 — 4, формирователь 5 кодов блок 6 синхрониУ

Ф зации, сумматор 7, блок 8 сравнения, первый и второй регистры 9 и 10 числа, первый — шестой входы 11 — 16 и первый — третий выходы 17 — 19.

Блок 6 синхронизации (фиг. 2) содержит триггер 20, элемент ИЛИ-НЕ 21, элемент ИЛИ 22, первый — четвертый 25 входы 23 — 26 и первый — четвертый выходы 27 — 30 блока синхронизации.

Преобразователь кодов работает следующим образом, 1

Процедура преобразования двоичного

30 кода в код с постоянным весом использует в качестве промежуточных биномиальный код. Биномиальное двоичное число характеризуется наличием

К единиц или и-К нулей в старших разрядах перед младшей единицей. Диа35 пазон представления биномиальных чисел P=0 „", Например, для п=7 и К=4 числа 00110, 001111,, 1111 являются биномиальными. 40 деляют разность между этими числами.

С этой целью применяют сумматор 7.

При положительном значении разности или при равенстве этого числа присваивают разряду значение "1", при отрицательном — значение "0". Эту функцию выполняет блок 8 сравнения, который сравнивает кодовые комбинации на двух группах входов и выдает сигналы "Больше или равно" или "Мень11 ше, В качестве блока 8 может быть использован цифровой компаратор, Определяют остаток полученной рази ости, к оторый при положительном ее значении равен абсолютной велииине этой разности, а при отрицательном — исходному значению переводимого числа, и сравнивают с весом следующего разряда. Эту процедуру выполняют до тех пор, пока кодовая комби-. нация не станет удовлетворять условиям биномиального числа.

Для получения кода с постоянным весом к биномиальному коду справа дописывают нули, если в нем содержится К единиц, или единицы, если в нем содержится (и-К) нулей, до тех пор, пока разрядность кода. не станет рав.ной и. Выходные кодовые комбинации накапливаются в регистрах 9 и 10 числа, представляющих собой сдвиговые регистры.

Подробно работу преобразователя рассмотрим на примере перевода двоичного кода 011 числа 3 в шести разряд1 ный код с постоянным весом (п=6) с числом единиц К=4.

-Сигналом установки по входу 13 преобразователя выполняются следующие операции. По входу 11 в регистр,1 текущей выборки записывается входная кодовая комбинация 011; по входу 14 преобразователя в счетчик 2 — число п-1, в данном случае 6-1=5; по входу 15 в счетчик 3 — число K=4; по входу 16 в счетчик 4 — число (п-К).

Обнуляются регистры 9 и 10 числа.

С выхода регистра 1 текущей выборки входной двоичный код поступает на первый вход сумматора 7 и второй вход блока 8. С выхода счетчиков 2 и 3 текущие значения и-1=5 и К=4 поступают на входы формирователя 5. При этом на выходе формирователя 5 появляется

4 значение сочетания С =-5, которое поступает на второй вход сумматора 7 и первый вход блока 8. Так как на втором входе блока 8 находится исходное

5 15470 число 3, а на первом входе — число 5, блок 8 формирует сигнал "Иеньше" (3(5), который поступает на соответствующий вход блока b синхронизации, т.е. на информационный вход тригге5 ра 20. Отрицательный фронт синхросигнала записывает сигнал "Иеньше" в триггер 20 и открывает элемент ИЛИНЕ 21. Таким образом, сигнал с инверсного выхода триггера 20 через элемент ИЛИ-НЕ 21 поступает на третий (управляющий) вход сумматора 7 в виде команды "Транзит", что соответствует транзитной передаче двоичного кода с первого входа сумматора

7 на выход без изменения. Одновременно сигнал с инверсного выхода триггера 20 формирует "0" в первом разряде регистра 9 числа и запрещает выборку 20 счетчика 3. Сигнал с прямого выхода триггера 20 разрешает выборку счетчика 4.

Положительным фронтом синхросигнала на входе 12 преобразователя в ре- 25 гистр 1 текущей выборки с выхода сумматора 7 записывается двоичный код числа 3, т.е. 011. В регистр 9 числа записывается ранее сформированный сигнал "0". Одновременно уменьшается на 1 содержимое счетчика 2, т.е.

5-1=4 и счетчика 4, т.е. 2-1=1. Cbдержимое счетчика 3 остается без из-. менения, т.е,-равно 4. На этом завершается первый этап сравнения (взвешивания) входного двоичного кода и веса старшего разряда биномиального числа. Вес разряда числа больше ве.личины входного кода и в регистре 9 числа сформирован первый нуль.

Теперь на первый вход формирователя 5 со счетчика 2 поступает умень1

1пенное значение (п-1), равное 4, а состояние другого входа от счетчика 3 не изменяется, т. е. К=4. Таким обра- 45 зом на выходе формирователя 5 появФ ,4 ляется число С,,=1. С выхода регистра 1 текущей выборки на первый вход сумматора 7 и на второй вход блока 8 поступает число 3, а с выхода форми-. рователя 5 на второй вход сумматора 7 и первый вход блока 8 — число 1. При этом блок 8 выдает на первый вход блока 6 синхронизации, т.е. на информационный вход триггера 20, сигнал Больше или равно" (3)1). !

Отрицательный фронт синхросигнала,, по входу 12 преобразователя записывает сигнал Больше или равно" в

71 6 триггер 20 и открывает элемент ИЛИHl 21. Таким образом, сигнал с инверсного выхода триггера 20 поступает на третий (управляющий) вход сум-. ев и матора 7 в виде команды Вычитание т. е, на выходе сумматора 7 имеется разность двоичного кода числа 3 с первого входа и числа 1 с второго входа, т. е, 3-1=2. Одновременно этот сигнал формирует "1" на входе регистра 9 числа и разрешает выборку счетчика 3 ° Сигнал с прямого выхода триггера 20 запрещает выборку вычитающего счетчика 4.

Положительным фронтом синхросигнала на входе 12 преобразователя в регистр 1 текущей выборки с выхода сумматора 7 записывается число 2.

В регистр 9 числа записывается ранее сформированная 1. Одновременно уменьшается на 1 содержимое счетчика 2, т.е. 4-1=3, и счетчика 3, т,е. 4-1=3, Содержимое счетчика 4 остается без изменения, т.е, равно 1, На этом завершается второй этап сравнения (взвешивания) входного двоичного кода и веса следующего разряда биномиального числа. Вес разряда числа меньше и в регистре 9 числа второй сформирована единица.

Таблица характеризует состояние элементов преобразователя.

Как видно из таблицы, произойдет две операции "вычитание" и одна операция "транзит." сумматора 7, пока не обнулится один из счетчиков 3 и 4.

В указанном выше примере обнулился счетчик n-K т,е. счетчик 4. Это значит, что процесс преобразования двоичного кода числа 3 в биномиальный код с разрядностью n=6 и числом единиц K=4 завершился.

Чтобы биномиальный код преобразовать в равномерный, необходимо дописать недостающие единицы, пока не исчерпается счетчик единиц К.

После того, как содержимое счетчика 4 стало равным нулю, с выхода пере-, носа счетчика 4 поступает сигнал на третий вход блока 6 синхронизации, т.е, на асинхронный сбросовый вход триггера 20 и вход элемента, ИЛИ 22, Триггер 20 устанавливается . в "0". При этом сигнал с инверсного выхода триггера 20 разрешает выборку счетчика 3, а сигнал с прямого выхода триггера 20 запрещает выборку счетчика 4, т.е. счетчик 4 самобло1547071 кируется на нулевом содержимом ° Таким образом, по каждому синхронизирующему импульсу по входу 12 преобразователя будет уменьшать свое содержимое счетчик 3 и в регистр 9 числа будут последовательно заноситься единицы до тех пор, пока счетчик 3 не обнулится. Как только содержимое счетчи1 ка 3 станет равным нугпо, с его выхо да переноса сигнал поступит на второй

| axop, блока 6 синхронизации, т,е. на другой вход элемента ИЛИ 22. Сигналы переноса со счетчиков 3 и 4 откроют

,элемент ИЛИ 22 и/сигнал с его выхода поступит на шестой выход блока 6 син;хронизации, т.е ° на выход 19 преобра,зователя, свидетельствуя о конце ра боты преобразователя. При этом в ре1, гистр 9 числа будет числовая комбина- 20 ция 011101. В регистре l0 числа бу дет шесть единиц 111.111 по числу тактов преобразователя, так как на его вход постоянно заведена единица. Это маска значимости, т.е. только 6 раз- 25 рядов вь|ходного кода действительны.

Иаска значимости соответствует чис)

,лу разрядов выходного кода.

Таким образом, число тактов рабо: ты преобразователя, определяющее его 30, быстродействие, не зависит от веса разрядов исходного двоичного числа и определяется числом разрядов кода с постоянным весом п. За счет пораз- рядного взвешивания повышается быстродействие преобразователя.

Формула иэ об ре те ния

i Преобразователь кодов, содержа.; щий регистр те кущей выборки, пе рвый вход которого является одноименным

40 входом преоб разов ателя, выход соединен с первым входом сумматора, блок сравнения, первый счетчик, первый вход которого является вторым входом преобразователя, и первый регистр числа, выход которого является первым выходом преобразователя, о т л ич а ю шийся тем, что, с целью повышения быстродействия преобразователя, в нег6 введен второй регистр числа, блок синхронизации, вто50 рой и третий счетчики и формирователь

1 кодов выход которого соединен с втоФ рым входом сумматора и первым входом блока сравнения, выход которого соединен с первым входом блока сиь—

55 хронизации, первый выход которого соединен с первыми входами первого регистра числа и второго счетчика, первый выход которого соединен с вторым входом блока синхронизации, второй выход которого соединен с третьим входом сумматора, выход пер" вого счетчика и второй выход второго счетчика соединены с первым и вторым входами формирователя кодов соответственно, второй вход блока сравнения подключен к выходу регистра текущей выборки, выход сумматора соединен с вторым входом регистра текущей выборки, выход третьего счетчика соединен с третьим входом блока синхронизации, третий выход которого соединен с первым входом третьеro счетчика, вторые входы второго и третьего счетчиков, четвертый вход блока синхронизации, третий вход регистра текущей выборки, второй вход первого регистра числа и первый вход второго регистра числа подключены к второму входу преобразователя, четвертый вход регистра текущей выборки, вторые входы первого счетчика и второго регистра числа и третьи входы второго и третьего счетчиков и первого регистра числа объединены и являются третьим входом преобразователя, третий вход первого счетчика и четвертые входы второго и третьего счетчиков являются соответственно четвертым — шестым входами преобразователя, выход второго регистра числа и четвертый выход блока синхронизации являются вторым и третьим выходами преобразователя соответственно.

2. Преобразователь по п. 1, о т— л и ч а ю шийся тем, что блок синхронизации содержит триггер, элемент ИЛИ и элемент IKH-HE первые входы триггера и элемента ИЛИ объединены и являются вторым входом блока синхронизации, инверсный выход триггера соединен с первым входом элемента ИЛИ-НК и является первым выходом блока синхронизации, вторые входы триггера и элемента ИЛИ-НЕ объединены и являются четвертым входом блока синхронизации, третий вход триггера и второй вход элемента ИЛИ объединены и являются третьим входом блока синхронизации, четвертый вход триггера является первым входом блока синхронизации, выход элемента

KIH-HE, прямой выход триггера и выход элемента ИЛИ являются соответственно вторым, третьим и четвертым выходами блока синхронизации.

10, 9

1547071

Вычитающий счетчик Формирователь 5

Регистр 1 текущей выборки

Результат сравнения в ло

One рация сумматора 7

3 4 сочетаний гическом блоке 8

4 2

4 1

5

Транзит 3

Вычита- 2

О

Меньше

Больше или рав- ние но

II

11 l1

I

Меньше

2В(й) 23(1) ф(и)

25@) aD(e) 2rrr (3), Риг.2

Составитель С. Берестевич

Техред Л.Сердюкова Корректор В. Гирняк

Редактор А.Лежнина

Заказ 85

Подписное

Тираж 664

ВНИИПИ Государственного комитета о изобретениям и открытиям при ГКНТ СССР

113035, Москва, Ж-35, Раушская наб., д. 4/5

Производственно-издательский комбинат "Патент", r.Ужгород, ул. Гагарина,101

3 3

2 2

1 1

О. 1

1

1

О

11 и

II

Транзит

Результаты операции на выходе сумматора 7

О

О

Информация в регистре 9 числа

1

0