Преобразователь двоичного кода

Авторы патента:

H03M7/04 - в двоичной системе счисления

Изобретение относится к автоматике и вычислительной технике и может быть использовано в измерительных и управляющих системах. Цель изобретения - повышение быстродействия при преобразовании группы кодов и расширение функциональных возможностей путем обеспечения преобразования в коды различных весомозначных систем счисления. Устройство содержит блок 1 памяти, сумматор 2, регистр 3, двоичный счетчик 4, дешифратор 5, двоично-десятичный счетчик 6, элементы 7 2И-2И- 2ИЛИ, два злемента 8, 9 ИЛИ, два злемента 10, 11 И, два злемента 12, 13 НЕ. Структура устройства такова, .что при переходе от преобразования двоичного кода из одной весомозначной системы счисления в другую работа устройства не меняется, изменяется лишь набор констант путем подачи на группу адресных входов блока памяти другого кода признака числа. 1 ил., 1 табл. (Л 18 (О о 00 Од

СОЮЗ СОВЕТСКИХ

СОЦИАЛИСТИЧЕСКИХ

РЕСПУБЛИК

ОПИСАНИЕ ИЗОБРЕТЕ

Н ABTOPCHOMY СВИДЕТЕЛЬСТВУ

ГОСУДАРСТВЕННЫЙ НОМИТЕТ СССР

ПО ДЕЛАМ ИЗОБРЕТЕНИЙ И OTHPblTHA (21) 3775454/24-24 (22) 06.08.84 (46) 30.01.86. Бюл. У 4 (71) Горьковский исследовательский физико-технический институт при

Горьковском государственном университете им. Н.И.Лобачевского (72) Н.Н.Макаров (53) 681.325(088.8) (56) Авторское свидетельство СССР

М 993243, кл. G 06 F 5/02, 1981.

Авторское свидетельство СССР

Ф 1124282, кл. G 06 F. 5/02, 1983. (54) ПРЕОБРАЗОВАТЕЛЬ ДВОИЧНОГО КОДА (57) Изобретение относится к автоматике и вычислительной технике и может быть использовано в измерительных и управляющих системах.

Цель изобретения вЂ” повышение быст„.SU,„, 1208607 A родействия при преобразовании группы кодов и расширение функциональных возможностей путем обеспечения преобразования в коды различных весомозначных систем счисления. Устройство содержит блок 1 памяти, сумматор 2, регистр 3, двоичный счетчик 4, дешифратор 5, двоично-десятичный счетчик 6, элементы 7 2И-2И2ИЛИ, два элемента 8, 9 ИЛИ, два элемента 10, 11 И, два элемента:12, 13 НЕ. Структура устройства такова, .что при переходе от преобразования двоичного кода из одной весомозначной системы счисления в другую работа устройства не меняется, изменяется лишь набор констант путем подачи на группу адресных входов блока памяти другого кода признака числа. 1 ил., 1 табл.

1208607

Изобретение относится к автоматике и цифровой вычислительной технике и может быть использовано в измерительных и управляющих системах. 5

Цель изобретения вЂ” повышение быстродействия преобразователя при преобразовании группы кодов и расширение его функциональных возможностей путем обеспечения преобразоваt0 ния в коды различных весомозначных систем счисления.

На чертеже представлена функциональная схема преобразователя двоичных кодов.

Преобразователь содержит блок 1 памяти, сумматор 2, регистр 3, двоичный счетчик 4, дешифратор 5, двоично-десятичный счетчик 6, элементы 7 2И-2И-2ИЛИ, первый и второй элементы 8, 9 ИЛИ, первый и второй элементы 10, 11 И, первый и второй элементы 12, 13 НЕ, информационные входы 14, управляющие входы 15, тактовый вход 16, вход 17 сброса, а также первые и вторые выходы 18, 19.

Выходы сумматора 2 соединены с первыми входами соответствующих элементов 7 2И-2И-2ИЛИ, вторые входы которых являются информационными 3О входами 14 устройства, а выходы подключены к соответствующим информационным входам регистра 3, выходы которого соединены с соответствующими первыми входами сумматора 2, вторые входы которого сое".èíåíû с выходами блока 1.памяти, первые адресные входы которого являются управляющими входами 15 устройства.

Тактовый вход 16 устройства соеди- 4р нен с первыми входами элементов 10, 11 И, вторые входы которых объединены с третьими входами элементов 7 2И2И-2ИЛИ и подключены к выходу первого элемента 12 НЕ, вход которого объединен с четвертыми входами элементов 7 2И-2И-2ИЛИ и подключен к выходу второго элемента 9 ИЛИ. Выход переноса сумматора 2 соединен с третьим входом первого элемента 10 И и через второй элемент 13 НЕ с третьим входом второго элемента 11 И, выход которого подключен к счетному входу двоичного счетчика 4. Выход первого элемента 10 И 55 соединен с тактовым входом дешифратора 5 и первым входом первого элемента 8 ИЛИ, второй вход которого объединен с первым входом второго элемента 9 ИЛИ и входами обнуления счетчиков 4, 5 и подключен к входу 17 сброса. Второй вход второго элемента 9 ИЛИ соединен с выходом старшего разряда двоичного счетчика 4, выходы остальных разрядов коЯ торого подключены к вторым адресным входам блока 1 памяти и входам дешифратора 5, выходы которого, являющиеся вторыми выходами 19 устройства, подключены к соответствующим счетным входам двоично-десятичного счетчика 6, выходы которого являются первыми выходами 18 устройства.

На вход 14 преобразователя подается двоичный N-разрядный код преобразуемого числа, на вход 15 вЂ” двоичный

M-разрядный код управления, а на вход 16 вЂ” последовательность тактовых импульсов с периодом Т. Сумматор 2 и регистр 3 имеют по И разрядов, двоичный счетчик 4 вЂ” ш+1 разрядов, двоично-десятичный счетчик 6 содержит 2 тетрад, каждая из которых

И является 4-разрядным двоичным счетчиком. Дешифратор 5 имеет m входов и 2 выходов и выполнен с синхроh1 входом. Регистр 3 и счетчик 4 выполнены на триггерах, срабатывающих по заднему фронту входных управляющих сигналов. Блок I памяти представляет собой постоянное запоминающее устройство (ПЗУ) и имеет М +m входов и выходов. В нем записано 2 двоичных -разрядных кодов, соответствующих 2 константам, необходи-. мым для работы преобразователя, Константы разбиваются на 2 групп по

2 констант в каждой. Число групп определяет число различных весомозначных систем счисления, в которые может быть преобразовано двоичное число, а число констант 2 вЂ” число разрядов весомозначной системы, Константы С„ ... С „ равны весам весомозначной системы. В ПЗУ записаны двоичные дополнительные коды отрицательных значений констант. ДЛя приведенного примера выполнения устройства N = 32, M = 2, m = 3. Устройство обеспечивает преобразование двоичных чисел в десятичную систему счисления с весом 9-го разряда двоичного кода, равным 1 десятичной единице, в десятично-шестидесятиричную систему (в код угловых единиц: градусы, угловые минуты, 208607 4

3 1 угловые секунды) с весом старшего

32-го разряда двоичного кода равным о.

180, десятично-шестидесятиричную систему (в код временных единиц: часы, минуты, секунды, десятые и сотые доли секунд) с весом 16 разряда равным .1 с.

В таблице приведены значения двоичных кодов, записанных в ПЗУ,и соответствующие им веса разрядов весомозначной системы для трех видов преобразования.

Преобразователь двоичных кодов работает следующим образом.

После включения питания состояния регистра 3 и счетчика 6 могут быть произвольными, а состояние счетчика 4 устанавливается автоматически таким, что на выходе старшего разряда присутствует единичный сигнал. Если при включении питания старший разряд счетчика 4 устанавливается в "нуль", то при отсутствии сигнала "Сброс" на входе 17 происходит досчет счетчика 4 до состояния, при котором на выходе старшего разряда появляется единичный сигнал.

Этот единичный сигнал, проходя через элемен 9 ИЛИ, разрешает работу верхних по чертежу элементов совпадения в элементах 7 2И-2И-2ИЛИ, а .после инвертирования элементом 12 НЕ запрещает прохождение тактовых импульсов через элементы 10, 11 И.

Запуск преобразователя производится подачей на вход 17 сигнала "Сброс", на входы 14 вЂ” двоичного кода преобразуемого числа, а на входы 15 вЂ” двоичного кода управления (признака числа). Сигнал "Сброс", проходя через эле1 мент 8 ИЛИ, записывает в регистр 3 двоичный код преобразуемого числа и сбрасывает счетчики 4 и 6 в нулеt0

50,второй элемент i t И на счетный вход счетчика 4. На выходе счетчика 4 появляется код 0001, который включает второй канал дешифрато55 ра 5 и выбирает из ПЗУ код константы С6 . Процесс формирования разрявые состояния, а признак числа, присутствующий в течение всего цикла преобразования, подается на первые адресные входы блока 1 памяти, обеспечивая выбор группы констант иэ ПЗУ для заданного вида преобразования.

После окончания сигнала "Сброс" на выходах счетчиков 4 и 6 устанавливаются нулевые сигналы. На выходе элемента 9 ИЛИ устанавливается нулевой сигнал, запрещающий работу верхних по чертежу элементов совпадения в элементах 7 2И-2И-.2ИЛИ, а

45 на выходе элемента 12 НЕ устанавливается единичный сигнал, разрешающий работу элементов 10, 11 И и нижних по чертежу элементов совпадения в элементах 2И-2И-2ИЛИ, обеспечивающих связь выходов сумматора 2 с. входами регистра 3. На вторые адресные входы блока 1 памяти со счетчика 4 подается код 000, выбирающий код константы С для заданного вида преобразования. Отрицательный дополнительный код константы С„ поступает на сумматор 2, на другие входы которого подается с выхода регистра 3 двоичный код Ао преобразуемого числа. Сумматор формирует код А 1 =

= А вЂ” С, при этом, если разность А больше или равна нулю, на выходе переноса сумматора 2 устанавливается единичный сигнал, если А меньше нуля вЂ” нулевой сигнал. Единичный сигнал переноса разрешает работу элемента 10 И, через который проходит тактовый импульс с входа t6 преобразователя. Импульс с выхода первого элемента 10 И, проходя через элемент 8 ИЛИ, записывает в регистр 3 код разности А и, проходя через первый канал дешифратора 5, переключает старшую тетраду двоичнодесятичного счетчика 6 в состояние 0001. Одновременно с выхода дешифратора 5 импульс поступает на выход 19, с которого снимается унитарный код.

В следующем такте работы сумматор 3 вычисляет разность А = А, С т . Если на выходе переноса сумматора 2 единичный сигнал, то в ре- .. гистр 3 записывается код А, в старшую тетраду двоично-десятичного счетчика 6 добавляется единица, а на выход 19 унитарного кода выдается еще один импульс. Процесс формирования старшего десятичного разряда длится до тех пор, пока на выходе переноса сумматора 2 не появится нулевой сигнал, означающий, что содержимое регистра 3 меньше значения константы С . При этом разрешается прохождение тактового импульса через дов двоично-десятичного кода повторяется, при этом счетчик 4 последо1208607

Структура преобразователя такова, что при переходе от преобразования двоичного кода из одной весомозначной системы счисления в другую работа элементов преобразователя не меняется, изменяется лишь набор констант путем подачи на группу адресных входов блока памяти другого кода признака чис- ла е

55 вательно проходит состояния от 0000 до 1000, а в ПЗУ производится последовательный перебор всех восьми констант заданного преобразования.

Тетрады двоично-десятичного счетчика 6 заполняются импульсами, которые одновременно поступают на выход 19 унитарного кода, В конце преобразования в старшей тетраде двоично-де- 10 сятичного счетчика 6 будет содержаться двоичный код, равный целому числу констант С> в преобразуемом числе, в предстаршей тетраде вЂ” двоичный код, равный целому числу кон- 15 стант Са в остатке от вычитания констант С из преобразуемого числа, и т.д. Код в регистре 3 в процессе преобразования уменьшается, в конце преобразования остается код меньший, 20 чем значение константы С . На выход 19 унитарного кода выдаются импульсы, число которых в каждом канале равно числу единиц соответствующего двоично-десятичного разря- 25 да числа. С переходом счетчика 4 в состояние 1000 процесс преобразования заканчивается, при этом единичный сигнал со старшего разряда счетчика 4, проходя через эле- 30 мент 9 ИЛИ, разрешает работу верхних по чертежу элементов совпадения в элементах 7 2И-2И-2ИЛИ, обеспечивающих связь информационных входов преобразователя с входами регистра 3. На выходе первого элемента 12 НЕ устанавливается нулевой сигнал, запрещающий работу элементов 10, 11 И и нижних по че гежу элементов совпадения в элементах 7 40

2И-2И-2ИЛИ. Двоична-десятичный код, поступающий на выходы 18 преобразователя, сохраняется до нового цикла преобразования, который наступает с приходом сигнала Сброс1, 45 двоичного кода нового преобразуемого числа и его признака.

Ф ор мула и зо бр етен ия

Преобразователь двоичного кода, содержащий с умматор, регистр, два элемента НЕ, два элемента И, первый элемент ИЛИ и двоично-десятичный счетчик, выходы которого являются первыми выходами преобразователя, а вход обнуления подключен к входу: сброса преобразователя, тактовый вход преобразователя соединен с первыми входами элементов И, вторые входы которых подключены к выходу первого элемента НЕ, выход первого элемента И соединен с первым входом первого элемента ИЛИ, выход котороro подключен к тактовому входу регистра, выходы которого соединены с соответствующими первыми входами сумматора, выход переноса которого через второй элемент НЕ подключен к третьему входу второго элемента И, о т л и ч,а ю шийся тем, что, с целью повышения быстродействия при преобразовании группы кодов и расширения функциональных возможностей путем обеспечения преобразования в коды различных весомозначных систем счисления, в него введены двоичный счетчик, дешифратор, второй элемент ИЛИ, элементы 2И-2И-2ИЛИ по числу разрядов сумматора и блок памяти, первые адресные входы которого являются управляющими входами преобразователя, выходы блока памяти соединены с соответствующими вторыми входами сумматора, выходы которого подключены к первым входам соответствующих элементов 2И-2И-2ИЛИ, вторые входы которых являются информационными входами преобразователя, выходы подключены к соответствующим информационным входам регистра, третьи входы элементов 2И-2И-2ИЛИ объединены и подключены к выходу первого элемента НЕ, вход которого объединен с четвертыми входами элементов 2И-2И-2ИЛИ и подключен к выходу второго элемента ИЛИ, первый вход которого объединен с вторым входом первого элемента ИЛИ и входом обнуления двоичного счетчика-и подключен к входу сброса преобразователя, второй вход элемента ИЛИ соединен с выходом старшего разряда -двоичного счетчика, счетный вход которого подключен к выходу второго элемента И, 1208607 а выходы разрядов, кроме старшего, подключены к вторым адресным входам блока памяти и входам дешифратора, выходы которого подключены к соответствующим счетным входам двоично-десятичного счетчика и являются вторыми выходами преобразователя, а тактовый вход подключен к выходу первого элемента И, третий вход которого соединен с выходом переноса сумматора.

1208607

С °

1 вЂ” !

0 й(0 0

К ° к

V е

Ьь

О О у ч

8 О а

О О

O I !

l 4

° °

О а

О уФ

О О л ч

М о

О л

О О

О О O!

1 Ю

О О О

О О, О Ю О О О О О

О !

bio

CC О

V I О

О О О О D!!

О 1 о l

О О О О О О О О О О °

О О О

О О О О

О О

5!О

4!О

Л О

О О О

О О

O О О О О

О О О О

О О

О О О

О О

О О О О

О О

I O

О О

О О О О О

О О

О О О О О

О О О О

О О О

О О О О

О О

О О О

О О О Ю

О О О

О О

0 1 1 у l

l !

О 4 О

О . О

О О

О О О О

О О О

О О О О

О О О О О О О О

О О О О О О О О О

1 !

1 1

1 -.

1 1 1

1 Х

0 и I

О I к

4( к . % I

4! К 1

I V Ф I

I CC I I о х 1.*!

3! и I а I

I Ф !

I !

I ! О (I и

1 О а (n 1

К 1 Ю а I

С! 1 О

Д I

a!o

Щ 1

1 I

О I

О О О О О О

О О О О О О О О

О О О О О О

О О О О О О Ю

О О О О О О О

О О О О Ю О

О О О О О О

О О О О О О О 0

О О О О D О

О О„ О О О О

О О О О О О

O О O О О О

О О О О О О

О О О О О О О

О O О О О О

О О О О О О

Устройство для преобразования безызбыточногоs-разрядного двоичного кода в двоичныйv-разрядный /с-вычетный разностный код // 435518

Способ повышения пропускной способности каналасвязи // 433636

Патент 421989 // 421989

Патент 413477 // 413477

Устройство для преобразования двоичного кода в циклический с постоянным числом п единиц из р // 404078

Патент 403057 // 403057

Патент 401993 // 401993

Кодирующее устройство // 341028

Устройство для преобразования двоичного кода в двоично- десятично-шестидесятиричный код // 318158

Кодирующий времяимпульсный преобразователь // 2141721

Изобретение относится к автоматике и вычислительной технике и может быть использовано для обработки сигналов, представленных в кодовой и широтно-импульсной формах

Времяимпульсный квадратичный преобразователь // 2149449

Изобретение относится к аналоговым вычислительным устройствам и может быть использовано для возведения значения сигнала в степень

Устройство для декодирования двоичных кодов хемминга // 2161369

Изобретение относится к автоматике и вычислительной технике и может быть использовано в аппаратуре передачи данных по каналу с помехами

Способ формирования преобразованных аргументов аналоговых сигналов (0j)i и (0j+1)i сквозного параллельного переноса f( ) для преобразования позиционно-знаковых аргументов аналоговых сигналов ±[nj]f(+/-) в условной "i" зоне минимизации и функциональная структура для его реализации (варианты) // 2420868

Изобретение относится к вычислительной технике и может быть использовано при построении арифметических устройств и выполнении арифметических операций суммирования и вычитания в позиционно-знаковых кодах

Способ формирования сквозного последовательного переноса в процедуре логического дифференцирования d/dn позиционных аргументов [mj]f(2n) с учетом их знака для формирования позиционно-знаковой структуры ±[mj]f(+/-)min с минимизированным числом активных в ней аргументов (варианты) // 2420869

Способ активизации аргумента (0j+1 )i аналогового сигнала условно «j+1» разряда и аргумента (0j )i аналогового сигнала условно «j» разряда сквозного последовательного переноса f1,2( )±0 для преобразования структуры позиционно-знаковых аргументов ±[nj]f(+/-) аналоговых сигналов в условной «i» «зоне минимизации» в минимизированную позиционно-знаковую структуру ±[nj]f(+/-)min аналоговых сигналов и функциональная структура для его реализации (варианты русской логики) // 2425441

Изобретение относится к вычислительной технике и может быть использовано при построении арифметических устройств и выполнения арифметических операций суммирования и вычитания в позиционно-знаковых кодах

Функциональная структура процедуры логического дифференцирования d/dn позиционных аргументов [mj]f(2n) с учетом их знака m(±) для формирования позиционно-знаковой структуры ±[mj]f(+/-)min с минимизированным числом активных в ней аргументов (варианты) // 2428738

Изобретение относится к вычислительной технике и может быть использовано при построении арифметических устройств в позиционно-знаковых кодах

Функциональная структура процедуры преобразования позиционных условно отрицательных аргументов «-»[ni]f(2n) в структуру аргументов "дополнительный код" позиционно-знакового формата с применением арифметических аксиом троичной системы счисления f(+1,0,-1) (варианты) // 2429564

Изобретение относится к вычислительной технике и может быть использовано при построении арифметических устройств для выполнения арифметических процедур суммирования позиционных аргументов [ni]f(2n) и [mi]f(2n )

Функциональная структура логико-динамического процесса преобразования позиционных условно отрицательных аргументов «-»[ni]f(2n) в структуру аргументов "дополнительный код" позиционно-знакового формата с применением арифметических аксиом троичной системы счисления f(+1,0,-1) (варианты) // 2429565

Изобретение относится к вычислительной технике и может быть использовано при построении арифметических устройств и выполнения арифметических процедур суммирования позиционных аргументов «-»[ni]f(2 ) и «+»[mi]f(2 ) с разными знаками

Функциональная структура преобразователя позиционно-знаковых структур аргументов аналоговых сигналов «±»[ni]f(-1\+1,0, +1) "дополнительный код" в позиционную структуру условно отрицательных аргументов аналоговых сигналов «-»[ni]f(2n) с применением арифметических аксиом троичной системы счисления f(+1,0,-1) (варианты) // 2443052

Изобретение относится к вычислительной технике и может быть использовано в системах контроля и управления в совокупности с арифметическими устройствами, которые реализуют различные арифметические процедуры над аргументами, имеющие позиционно-знаковую структуру аргументов аналоговых сигналов «±»[n i]f(-1\+1,0, +1) «дополнительный код», которая должна быть преобразована посредством функциональной структуры ЦАП в аналоговый сигнал управления «±»Ukf([mi ])