Устройство для обнаружения ошибок при передаче информации

 

Изобретение относится к вычислительной технике. Его использование в системах передачи цифровой информации позволяет повысить достоверность устройства за счет обнаружения и исправления многократных ошибок. Устройство содержит входной регистр 1, счетчик 5 импульсов, дешифратор 7, приемные регистры 8.1-8.M элементы 9, 10 задержки, элемент И 11, элемент ИЛИ 12, блоки 13,14 сравнения, триггер 17 и индикатор 18. Благодаря введению буферного регистра 2, таймерного разрядно-аналогового блока 3, генератора 4 импульсов квантования, счетчика 6 импульсов, блока 15 элементов И, ключа 16 и блоков коррекции 19.1-19.M в устройстве производится пословное сравнение принимаемой информации с кодом, полученным после таймерного разрядно-аналогового преобразования принятого слова в импульс соответствующей длительности, в течение которого действия подсчитываются импульсы квантования, после чего осуществляется коррекция ошибок. 2 з.п. ф-лы, 3 ил.

СОЮЗ СОВЕТСИИХ

СОЦИАЛИСТИЧЕСКИХ

РЕСПУБЛИК

„„80„„1547078 А 1 (51) 5 H 03 И 13/00

ОПИСАНИЕ ИЗОБРЕТЕНИЯ

К А ВТОРСКОМУ СВИДЕТЕЛЬСТВУ

2f

ГОСУДАРСТ8ЕННЫЙ КОМИТЕТ .

ПО ИЗОБРЕТЕНИЯМ И ОТКРЫТИЯМ

ПРИ ГКНТ СССР (21) 4399617/24-24 (22) 30 ° 03.88 (46) 28,02.90. Бюл. Г 8 (71) Хмельницкий технологический институт бытового обслуживания (72) В.Ф.Бардаченко и В.Н.Локазюк (53) 681.326 (088.8) (56} Техника средств связи. Научн,тех. сб. Сер. Системы связи. 1987, Y 1, с. 35-38.

Авторское свидетельство СССР

Г 1051541, кл. С 06 Г 11/08; 1982. (54) УСТРОЙСТВО ДЛЯ ОБНАРУЖЕНИЯ ОшйБОК ПРИ ПЕРЕДАЧЕ ИНФОРМАЦИИ (57) Изобретение относится к вычислительной технике. Его использование в системах передачи цифровой информации позволяет повысить достоверность устройства за счет обнаружения и исправления многократных ошибок.

Устройство содержит входной регистр

ЯО

1, счетчик 5 импульсов, дешифратор

7, приемные регистры 8.1 - 8.m, weменты 9, !0 задержки, элемент И 11, элемент ИЛИ 12, блоки 13, 14 сравнения, триггер 17 и индикатор 18. Благодаря введению буферного регистра

2, таймерного разрядно-аналогового блока 3, генератора 4 импульсов квантования, счетчика 6 импульсов, блока

15 элементов И, ключа 16 и блоков коррекции 19 ° 1 - 19.тп, в устройстве производится пословное сравнение принимаемой информации с кодом, полученным после таймерного разрядноаналогового преобразования принятого слова в импульс соответствующей длительности, в течение действия которого подсчитываются импульсы квантования, после чего осуществляется коррекция ошибок. 2 з.п. ф-лы, 3 ил.

Э 1547078

Изобретение относится к вычислительной технике и может быть использовано в системах передачи цифровой информации.

Цель изобретения - повышение достоверности устройства за счет обнаружения и исправления многократных оши бок.

На фиг.1 показана блок-схема устройства; на фиг.2 и 3 - блок-схема соответственно таймерного разрядноаналогового блока и блока коррекции.

Устройство содержит входной ре, гистр 1, буферный регистр 2, таймер ный .разрядно-аналоговый блок 3, гене, ратор 4 импульсов квантования, первый и второй счетчики 5 и 6 импульсов, дешифратор 7, приемные регистры 8 (яо числу m каналов устройства), первый и второй элементы 9 и 10 задержки, элемент И 11, элемент ИЛИ 12,,первый и второй блоки 13 и 14 сравнения, блок 15 элементов И, ключ 16, триггер 17, индикатор 18, блоки 19 корреции, информационные входы 20, вход 21 синхронизации и вход 22 сброса, Таймерный разрядно-аналоговый блок

3 содержит (фиг.2) ключи 23 (по числу и разрядов входного слова), ис точник 24 постоянного напряжения„, резисторы 25, элемент 26 задержки, конденсатор 27, таймер 28, информационные входы 29 и вход 30 синхронизации. Номиналы резисторов 25.1, 25.4 относятся между собой как 1:2:

:4;8.

Блок 19 коррекции содержит (фиг.3) мультиплексоры 31, элементы НЕ 32, информационные входы 33, управляющие входы 34, разрешающий вход 35 и выходы 36.

Устройство работает следующим образом.

Импульсом сброса, поступающим по входу 22 сброса устройства, устанавливаются в исходное состояние приемные регистры 8.1 - 8.m, счетчик 5, триггер 17 и регистр 2, при этом на инверсном выходе триггера 17 устанав- N ливается единичный логический уровень, сигнализирующий об отсутствии сигнала сбоя. С первого выхода дешифратора

7 поступает сигнал на управляющий вход приемного регистра 8.1, подго- 55 тавливая его к приему информации с входного регистра 1, при этом íà управляющие входы остальных приемных регистров 8.2 - 8.ш с выходов дешифратора 7 подаются логические уровни, запрещающие прием информации и включающие регистры 8.2 - 8.m в высокоимпедансное состояние. Информационные выходы приемного регистра 8.1 подключаются к одним входам блока

14 сравнения и блока 19.1 коррекции.

Информационные выходы приемных регистров 8.2 - 8.m в это время отключены от входов блока 14 сравнения и от входов блоков 19.2 - 19л коррекции. По сигналу с первого выхода дешифратора 7, который поступает на разрешающий вход блока 19. 1 коррекции, разрешается работа последнего.

Сигналы с остальных выходов дешифратора 7 запрещают работу остальных блоков 19.2 - 19.m коррекции °

В общем случае запись информации, поступающей по и-разрядным шинам с входного регистра 1 в приемные регистры 8.1 - 8.m, производится поочередно в виде информационных и-разрядных слов, сопровождаемых импульсами записи по входу 21 синхронизации устройства. Управление поочередной записью информационных слов в приемные регистры 8.1 — 8.m производится счетчиком 5 через дешифратор 7. Импульс записи, поступающий с входа 21 синхронизации устройства и задержанный вторым элементом 10 задержки на время срабатывания счетчика 5 и дешифратора 7, стробирует запись информа« ционного слова приемным регистром 8.1.

Совместно с поступлением информационного слова с входного регистра 1 в приемный регистр 8.1 оно поступает по информационным входам в регистр

2, где записывается по сигналу записи с входа 21 синхронизации. С выходов регистра 2 информационное слово (пусть п=4) поступает в блок 3 на входы 29 транзисторных ключей 23 (фиг.2) и подключает с их помощью согласно двоичному коду на выходе регистра 2 необходимые весовые резисторы 25 на вход таймера 28 через конденсатор 27. По сигналу синхронизации, поступающему с входа 21 и задержанному с помощью элемента 26 задержки на время срабатывания регистра 2, таймер 28 запускается по своему входу синхронизации и на его выходе образуется положительный импульс„ длительность которого пропорциональна коду на входах 29. С выхо1547078 да таймера 28 сформированный положительный импульс поступает на первый вход элемента И 11, на второй вход которого с генератора 4 поступает серия квантующих импульсов с такой частотой, что на выходе элемента

И 11 образуется количество импульсов, 1О

40 равное двоичному коду, записанному в регистре 2. Это количество импульсов поступает на счетный вход второго счетчика 6 и на его выходах устанавливается двоичный код, соответствующий двоичному коду на выходе входного регистра 1. Инфоомация с выходов второго счетчика 6 поступает на входы блока 13, где поразрядно сравнивается с информацией, поступившей на другие входы с выходов регистра 1. 8 случае несравнения информации в одном или нескольких разрядах (однократная или многократная ошибка) на выходах блока 13 устанавливается один или несколько сигналов уровня "0". Эти сигналы (сигнал) поступают на первые входы блока !5 элементов И, с выходов которого они поступают на входы элемента ИЛИ !2, сигнал уровня "1" с выхода элемента

ИЛИ 12 поступает на единичный вход триггера !7 и на его инверсном выходе устанавливается уровень "0", ко- . торый засвечивает индикатор 18, что сигнализирует -об однократной или мно" гократной ошибке при передаче информации. Кроме того, информация с выходов второго счетчика 6 поступает на входы блока 14 для сравнения информационных разрядов. На другие входы блока 14 поступает информационное слово с выходов приемного регистра

8.1 (выходы приемных регистров 8.28.m отключены). 8 блоке 14 информа" ция с выходов приемного регистра

8.1 сравнивается поразрядно с информацией с выходов второго счетчика 6.

Результат сравнения с выходов блока

14 поступает на управляющие входы блока 19.1 коррекции. В случае сравнения информации в блоке 14 по всем разрядам на его выходах устанавливаются сигналы уровня "О", которые ïîñтупают на входы 34 и настраивают мультиплексоры 31.1 - 31,4 на пере» дачу информации, прошедшую с выходов приемного регистра 8. 1, по информационным входам 33 на выходы 36.

Если в каком-либо разряде произошло несравнение, то на соответствующем

2S

6 выходе блока 14 устанавливается уровень "1", который поступает на вход

34 соответствующего мультиплексора

31 блока 19 ° 1, при этом соответствующий разряд входного слова (искаженный разряд информации, поступившей с выходов приемного регистра 8. 1) инвертируется и на выходах 36 устанавливается скорректированная информация.

По заднему фронту сигнала (положительного импульса) из таймера 28, задержанного элементом 9 задержки на время срабатывания блока 13, блока

15, элемента ИЛИ 12, триггера 17, приемного регистра 8. и блока 19.1 коррекции, второй счетчик 6 сбрасывается и тем самым подготавливается к приему следующего информационного слова. Триггер 17. может сбрасываться сигналом с входа 22 сброса устройства или ключом 16.

Таким образом, изобретение позволяет повысить достоверность контроля принимаемой информации.

Формула изобретения

1. Устройство для обнаружения ошибок при передаче информации, содержащее входной регистр, входы которого являются информационными входами устройства, а выходы подключены к информационным входам первого - mro приемных регистров (m — число рабочих каналов устройства), первый счетчик импульсов, вход обнуления которого объединен с входами обнуления всех приемных регистров и триггера и является входом сброса устройства, выходы первого счетчика импульсов соединены с входами дешифратора, выходы которого подключены к разрешающим входам соответствующих приемных регистров, первый и второй блоки сравнения, первый и второй элементы задержки, элемент ИЛИ, элемент И и индикатор, о т л и ч а ю щ е е с я тем, что, с целью повышения достоверности устройства за счет обнаружения и исправления многократных ошибок, в него введены таймерный разрядноаналоговый блок, второй счетчик импульсов, генератор импульсов квантования, блок элементов И, первыйи-й блоки коррекции, ключ и буферный регистр, информационные входы которого соответственно объединены с первыми входами первого блока сравнения

1547078 и подключены к выходам входного регистра, вход обнуления буферного ре- гистра объединен с первым выводом ключа и подключен к входу сброса устройства, второ" вывод ключа соединен с общей шиной, выходы буферного регистра соединены с информационными ходами таймерного разрядно-аналогоого блока, вход синхронизации котоого объединен с входом второго лемента задержки, тактовым входом буферного регистра и счетным входом ервого счетчика импульсов и является ходом синхронизации устройства, выод таймерного разрядно-аналогового лока непосредственно и через первый лемент задержки соединен соответственно с первым входом элемента И и ходом обнуления второго счетчика импульсов, выход генератора импульсов квантования подключен к второму вхо у элемента И, выход которого соедияен со счетным входом второго счетчика импульсов, выходы которого подключены к вторым входам первого и первым входам второго блоков сравнения выходы первого блока сравнения оединены с первыми входами блока

Элементов И, выходы которого подключены к входам элемента ИЛИ, выход ко,-.:сого;;,оединен с установочным входом триггера, инверсный выход которого подключен к входу индикатора, вЫход которого подключен к входу индикатора, выход второго элемента за, держки соединен с тактовыми входами первого - ш-ro приемных регистров, выходы которых подключены к информационным входам одноименных блоков коррекции и соответственно объединены и подключены к вторым входам второго блока сравнения, выходы которого соединены с вторыми входами блока элементов И и управляющими входами первого - m-го блоков коррек ции, разрешающие входы которых подключены соответственно к первомуm-му выходам дешифратора, выходы

5 первого - m-ro блоков коррекции являются соответствующими выходами устройства.

2. Устройство по п.1, о т л ич а ю щ е е с я тем, что таймерный разрядно-аналоговый блок содержит первый - и- и ключи (n-разрядность входного слова), таймер, элемент задержки и последовательно соединенные источник постоянного напряжения„ первый - n-й резисторы и конденсатор, соединенный другим выводом с информационным входом таймера, тактовый вход которого через элемент задержки подключен к входу синхронизации блока, управляющие входы ключей являются соответствующими информационными входами блока, информационный вход и выход каждого ключа соединень. с первым и вторым выводами одноимен25 ного резистора, выход таймера является выходом блока.

3. Устройство по п.1„ о т л ич а ю щ е е с я тем, что блок коррек30 ции содержит первый - п-й мультиплексоры и первый - и-й элементы НЕ, входы которых объединены с первыми информационными входами одноименных мультиплексоров и являются соответствующими информационными входами блока, выход каждого элемента НЕ соединен с вторым информационным входом одноименного мультиплексора, входы разрешения всех мультиплексоров объединены и являются входом раэ40 решения блока, управляющие входы первого - n-ro мультиплексоров являются соответствующими управляющими входами блока, .выходы мультиплексоров являются соответствующими выходами блока.

1547078 ие.

Составитель О. Ревинский

Редактор А.Лежнина Техред М.Дцдцк

Корректор Т.йалец

Заказ 86 Тираж 657, Подлисное

ВНИИПИ Государственного комитета ло изобретениям и открытиям при ГКНТ СССР

113035, Москва, Ж-35, Раушская наб., д. 4/5

Производственно-издательский комбинат "Патент", r.Óæãoðîä, ул.Гагарина, 101