Матричный преобразователь координат

 

Изобретение относится к вычислительной технике и может быть использовано в специализированных процессорах преобразования координат вектора. Целью изобретения является повышение быстродействия. Преобразователь содержит первый 1 и второй 2 вычитатели, итерационные узлы 3. К (К=1 - N/2,), где N - разрядность операндов, содержащие сумматор-вычитатель 4. К первой группы, сумматор - вычитатель 5. К второй группы, сумматор - вычитатель 6. К третьей группы, сумматор - вычитатель 7. I четвертой группы (I=1- N/4), сумматор - вычитатель 8. I пятой группы, одноразрядные сдвигатели 9. К первой и 10.К второй групп, коммутаторы 11. К второй группы и блоки памяти 12. К итерационных переменных группы. 1 ил.

СОЮЗ СОВЕТСКИХ

СОЦИАЛИСТИЧЕСКИХ

РЕСПУБЛИК (19) (11>

А1 (g1)g G Ob F 7/548

У1л

ГОСУДАРСТВЕННЫЙ КОМИТЕТ

ЛО ИЗОБРЕТЕНИЯМ И ОТКРЫТИЯМ

ПРИ ГКНТ СССР (21) 4463878/24-24 (22) 21.07.88 (46) 23.04.30. Бюл. N 15 (71) Институт проблем моделирования в энергетике АН УССР (72) В.В.Аристов и В.В. Попков (53) 681,325(088 ° 8) (56) Авторское свидетельство СССР

826344, кл. G Oc, 1. 7/5ч8, 1979.

Авторское свидетельство СССР

Р 813421, кл. С 06 F 7/548, 1979. (54) ИАТРИЧНЫЙ ПРЕОБРАЗОВАТЕЛЬ К00РДИНАТ (57) Изобретение относится к вычислительной технике и может быть исполь2 зовано в специализированных процессорах преобразования координат вектора.

Целью изобретения является повышение быстродействия. Преобразователь содержит первый 1 и второй 2 вычитатели, итерационные узлы 3. а (1 =1-и/2}, где

n - -разрядность операндов содержащие сумматор-вычитатель " 4.k первой группы, сумматор-вычитатель 5.k второй группы, сумматор — вычитатель б.k тре" тьей группы, сумматор-вычитатель 7. четвертой группы (i=1-и/4), сумматорвычитатель 8. i пятой группы, одноразрядные сдвиггтели g.k первой и

10.k второй групп, коммутаторы

l1.k второй группы и блоки 12,k па- д мяти. итерационных переменных группы. ил.

1559343

Изобретение относится к области вычислительной техники и может быть использовано в специализированных процессорах. . 5

Целью изобретения является повышение быстродействия.

На чертеже представлена функциональная схема преобразователя.

Преобразователь содержит первый 1 10 и второй 2 вычитатели, итерационные узлы 3 .k (k=-1 — n/2), содержащие сум. матор-вычитатель 4.1 первой группы, сумматор-вычитатель 5.k второй группы, сумматор-вычитатель б.k третьей 15 группы, сумматор-вычитатель 7.1, чет вертой группы (i=1 - n/4), сумматорвычитатель 8. i пятой группы, однораз, рядный сдвигатель 9.Е первой группы, одноразрядный сдвигатель 10.k второй 20 группы, коммутаторы 11.k группы,. блоки 12.k памяти итерационных переменных группы.

Матричный преобразователь координат работает следующим образом.

Итерационные узлы 3. реализуют комбинационно следующие выражения: а, —, 3 = 2 (у. + g," А --"- -)

1»(1

2 у1», — у, + 5 где у; - вектор; о - вспомогательный вектор;

Й - матрица коммутации;

, " оператор сходимости; номер шага;

Х CK2JlRP

С вЂ” константы;

1с;, » операторы, коммутации (О,1) .

Причем каждый последующий узел группы отличается от предыдущего увеличенной величиной сдвига. На входы преобразователя начальные значения 45 операндов у«, у, хо подаются в дополнительном коде. При этом операнды у, и у, преобразуются в знакоразрядный код Бутта путем монтажного соединения . После окончания комбинационного вычисления на выходе первой группы модулей появляются промежуточные значения ущ и у „ .

Управление выбором вида операции сумматоров-вычитателей 4.i — 8.i (сло55 жение или вычитание) осуществляется знаковым разрядом сумматора 4.i-1 предыдущего узла, а управление одноразрядными сдвигателями 9.i 10.i и коммутатором 11. 1 - выходом блока 12. постоянной памяти информационных переменных. Для сумматоров-вычитателей

4.i, 5. i и 7.i оператор сходимости выполняет противоположные действия по сравнению с сумматорами-вычитателями 6. 1 и 8. 1. Выход блока 12.1 постоянной памяти итерационных переменных есть результат анализа старшей части разрядного поля переменной х,, 1 который определяет следующую совокупность операций: "Сдвиг на один разряд" (при jx;(ь 0,375), "Сдвиг на два разряда (при 0,1875 - х; (+ 0,375), нблокировка операнда" (пропуск операции) при (x; (0,1875, При этом выбор той или иной константы в соответствующем итерационном узле 3. i должен осуществляться таким образом, чтобы не было сделано подряд двух шагов в одном слое. Промежуточные значения у,и и у и 4 преобразуются из знакоразрядной системы счисления в двоичный дополнительный код с помощью вычитателей 1 и 2 путем вычитания из положительной части числа у + отрицательной у . Узлы

3.j (j /4 - и/2) реализуют выражение, представляющее собой алгоритм

Волдера

2 у +, = у» - (> у 2 у = у + (у» 2; (2)

-1 (1 „ », = (; - (.> arctg 2 где у<, у - координаты вектора; (1 "2) р,- угол поворота вектора.

Причем в каждом узле вычисление значений у и у начинается с анализа значей1я велйчины х и выбора управляющего воздействия на коммутатор 11.j и одноразрядные сдвигатели

9 j, 10.j.

По окончании переходного процесса на выходах устройства формируются новые значения координат вектора и реализуются выражения у<„1 = Z

y <. = Z sin x + Z< cos x. а и 2 <

При зада ни и на трет ь ей входной шине нулевого начального операнда на втором и третьем выходах устройства получают выражения у,и1 = Е,сов х и у и = Е sin х соответственно. Таким образом, реализуется преобразование

15993 координат и функции синуса и косинуса .

При этом при преобразовании координат отсутствует деформация вектора.

Формула изобретения

Матричный преобразователь координат, содержащий три группы сумматороввычитателей по n/2 элементов в каждой (и — разрядность операндов), причем выходы информационных и знакового разрядов i-го сумматора вычитателя первой группы (i=1-и/4-1) соединены с входом первого операнда и входом выбо-15 ра операции соответственно (i+1) -го сумматора-вычитателя первой группы, входы операндов с первого по третий преобразователя соединены с входами первых операндов сумматоров-вычитате- 20 лей соответственно первой, второй и третьей групп, вход знакового разряда первого операнда преобразователя соединен с входом выбора операции первого сумматора-вычитателя первой 25 группы, выходы информационных и знакового разрядов 3-го сумматора-вычитателя первой группы (j=n/4...n/2-1) соответственно соединены с входом первого операнда и с входом выбора 30 операций (j+1)-ro сумматора-вычитателя первой группы, выходы j-х сумматоров-вычитателей второй и третьей групп соединены с входами первых операндов (j+1)-õ сумматоров соответст35 венно второй и третьей групп, выходы и/2-х сумматоров-вычитателей первой, второй и третьей групп соединены с выходами результатов преобразования преобразователя, о т л и ч а ю щ и й- 4р с я тем, что, с целью повышения быстродействия, в него дополнительно введены четвертая и пятая группы сумматоров-вычитателей по и/4 элементов в каждой, две группы одноразрядных 45 сдвигателей по n/2 элементов в каждой, группа блоков памяти итерационных переменных из и/2 элементов, группа коммутаторов из и/2 элементов и два вычитателя, причем сумматоры-вычитате- 5О ли групп с второй по пятую выполнены для работы с избыточными зйакоразрядными кодами, причем выходы информационных разрядов k-го сумматора-вычитателя пеРвой группы (k=1,...,n/2) соединены с адресным входом k-ro блока памяти итерационных переменных группы, первый и второй информационные входы k-ro коммутатора группы соеди"3

6 нены с входами k-й константы соответственно первой и второй групп пре образователя, выход k-ro коммутатора соединен с входом второго операнда

k-го сумматора-вычитателя первой группы, управляющий вход k-го коммутатора группы соединен с выходом k-го блока памяти итерационных переменных группы и объединен с управляющими входами

k-x одноразрядных сдвигателей первой. и второй групп, выходы 1-х сдвигателей первой и второй групп (1=1...n/÷) соединены со сдвигом на один разряд в сторону младших разрядов с входами первых операндов 1-х сумматоров-вычитателей соответственно четвертой и пятой групп, выходы 1-х сумматоров-вычитателей второй и третьей групп соединены с информационными входами 1-х одноразрядных сдвигателей соответственно первой и второй групп, входы выбора операций 1-х сумматоров-вычитателей четвертой и пятой групп объе" динены с одноименными входами 1-х сумматоров-вычитателей первой, второй и третьей групп, выходы 1-х одноразрядных сдвигателей первой и второй групп соединены с входами вторых операндов

1-х сумматоров-вычитателей третьей и вторых групп соответственно, входы первых операндов 1-х сумматоров-вычитателей второй и третьей групп объединены с входами вторых операндов 1-х сумматоров-вычитателей четвертой и пятой групп, входы уменьшаемого и вычитаемого первого и второго вычитателей соединены с выходами соответствующих разрядов n/4-х сумматоров-вычитателей соответственно четвертой и пятой групп, выход -го сумматора-вычитателя второй группы соединен с информационным входом (j+1)-го одноразрядного сдвигателя первой группы, выход

j-co сумматора-вычитателя третьей -, группы соединен с информационным вхо"дом (j+1)-го одноразрядного сдвигателя второй группы, выход первого вычитателя соединен с входом первого операнда (и/4+1)-го сумматора-вычитателя второй группы и информационным входом (n/4+1)-го одноразрядного сдвигателя первой группы, выход второго вычитателя соединен с входом первого операнда (n/4+1)-го сумматора-вычитателя второй группы и информационным входом (и/4+1)-го одноразрядного сдвигателя второй группы, выходы m-x одноразрядных сдвигателей первой и втоСоставитель С. Куликов

Техред M. Ходанич Корректор А. Обручар

Редактор И. Ыулла

Заказ 838 Тираж 559 Подписное

ВНИИПИ Государственного коьмтета по изобретениям и открытиям при ГКНТ СССР

113035, Москва, Ж-35, Раушская наб., д. 4/5

Производственно-издательский комбинат "Патент", r. Ужгород, ул.Гагарина,101

7 1559343 в рой групп (m=n/4+1,..., п/2) соедине- операции m-x сумматоров-вычитателей ны с входами вторых операндов m-x сум- второй и третьей групп обьединены с маторов-вычитателей соответственно входом выбора операции m-го сумматотретьей и второй групп, входы выбора ра-вычитателя первой группы.