Множительно-делительное арифметическое устройство

 

Изобретение относится к вычислительной технике, в частности к устройствам деления, и может быть использовано при реализации технических средств вычислительной техники и дискретной автоматики. Целью изобретения является повышение быстродействия и сокращение оборудования. Поставленная цель достигается тем, что, устройство, содержащее пять регистров 1 - 5, два умножителя 7 - 8, блок 6 памяти и сумматор 9, причем M старших выходных разрядов второго регистра подключены к адресным входам блока памяти. Отличительным в работе устройства является состав и характер связей между элементами устройства, а также применение другой организации вычислительного процесса. 1 ил.

(19 OD (Я}у 6 06 Р 7/52

ОПИСАНИЕ ИЗОБРЕТЕНИЯ

ГОСУДАРСТВЕННЫЙ КОМИТЕТ

Г10 ИЗОБРЕТЕНИЯМ И ОТКРЫТИЯМ

ПРИ ГКНТ СССР.! (21 ) 4490704/24-24 (22) 04;1 О. 88 (46) 07.05.90, Вюл. М .Х7 (71) Институт кибернетики им.В.М.Глушкова АН УССР (72) В.Д,Троц, Я.Е.Визор, А.П,Леонтьев и. В .М.Михайлов (53) 68l .325(088.8) (56) Авторское свидетельство СССР

9 1249509, кл. 0 06 F 7/52, 1 985.

Авторское свидетельство СССР

Ф 1381491, кл. С 06 Ф 7/52, 1986. (54) ИНОЖИТЕЛЬНО-ДЕЛИТЕЛЬНОЕ АРИФМЕ ТИЧЕСКОЕ УСТРОЙСТВО (57) Изобретение относится к вычисли- тельной технике, в частности к уст2 ройствам деления, и может быть использовано при реализации технических, средств вычислительной темники и дискретной автоматики. Целью изобретения является повышение быстродействия и сокращение оборудования, Поставленная цель достигается тем, что устройство, содержащее пять регистров 1 -5, - два умножителя 7-8, блок 6 памяти и .сумматор 9, причем m старших выходных .разрядов второго регистра подключены к адресным входам блока памяти.

Отличительным в работе устройства является состав и характер связей между элементами устройства, а также при.менение другой организации вычислительного процесса. I ил.

1562906

Изобретение относится к вычислительной технике и может быть использовано при реализации технических средств вычислительной техники и дис5 кретной автоматики.

Целью изобретения является повьппение быстродействия и сокращение оборудования.

На чертеже представлена схема мно- 10

1 жительно-делителъного устройства. ., Схема устройства содержит пять ре-! ги1тров 1 -5, блок 6 памяти, два умно" жителя 7-8, сумматор 9, вход 1 0 делите1тя, вход 11 делимого, входы 12 и

13 логического нуля. Вычисление .частного выполняется прИ помощи соотношений

С = — =NK-y КЬХК

2О пр 0,5 D 1, 0 N 1; Э-.N, где И - делимое, Э. — делитель, у - старшая m часть делимого с нулями в младших разрядах, h.Х вЂ” младшая (n часть делителя с нулями в стершей части (п — разрядность операндов) .

Коэффициент К выбирают из соотношения

ЗО

= — e IX,о ° 0C lK

Х п где о(; -,коэффициенты гарвардской итера, ции, .35

X старшая щ часть делителя с нулями. в,младшей части.

Чтение коэффициента К из блока 6 памяти осуществляется старрпщт щ . раз4О ря дами делителя Э. Иредварительные вычисления коэффициентов-гарвардской итерации,а потом и коэффициента К можно производить iso правилам гарвардской итерации или как указано в иэвестном устройстве. Все умножения, которые присутствуют в вычислительном процессе, выполняются с округлением, т.е. К (n+1)-му разряду произведения прибавляется "1

В предлагаемом устройстве используются микросхемы, имеющие трехстабильный выход или открытый коллектор, кроме того, используются умножители типа KP 1802 ВР5, имеющие входные и выходные регистры.

Иножительно-делительное аряФмети" чЕское устройство работает следующим образом.

Пусть необходимо найти частное С.

Величины N и -D поступают соответственно на входы 11 и 10. В первом такте m старших разрядов делителя D-записываются в регистр 2, который находится в прозрачном режиме и поступают на адресные входы блока 6 памяти. В этом же такте (n-m) разряды делителя 9 записываются в младшие разряды регистра 1, а в старшие

m разряды этого регистра — нули. Делимое N в этом же такте записывается в регистр 4, m старшие разряды делимого — в m старшие разряды регистра

3 с нулями в (и-ш) разрядах..Таким образом в первом такте на выходах регистра 1 формируется h.Х, на выходах регистра 3 — у, а на выходах блока 6 памяти - коэффициент К, который поступает на первый вход умножителя

8 и через регистр 5 - буфер на второй вход умножителя 7, при этом выходы регистра 4 — в третьем состоянии.

Во втором такте на выходах умножи теля 7 получают произведение ЬХ*К, которое поступает на первый вход это"о же умножителя, а на выходах умножителя 8 произведение у К, поступаюmee на второй вход умножителя 7. При этом выходы регистра 1, буфера 6, регистра 3 — в третьем состоянии, на второй вход умножителя 8 поступает делимое N, а на первый вход умножителч 8 — коэффициент К.

В третьем такте на выходах умножителей 8 и. 7 получают соответственно произведения N K и у K ЬХ К, а на выходах сумматора 9 — частное С. Бремя вычисления частного в. устройстве равно

Е,,- t>+ t„+ tb, где — время произведений

6 уКи hX.K;

- время вычисления произвеН дений N К и (у K) (QX К);

- время вычитания произведе6 ний е

При подаче соответствующих сигналов и, используя связь между выходом сумматора и входом буфера, предлагаемое устройство .позволяет выполнять операции алгебраического .сложения, К умножения, формирования типа Г ас(., g ке 0 = .

",т J a y и скобу Гарнера а h+c, е

Составитель Н. Маркелова

Техред Л.Сердюкова Корректор М.Самборская

Редактор И. Шулла. Заказ 1 О65 Тираж 561 Подписное

ВНИИПИ Государственного комитета по изобретениям и открытиям при ГКНТ СССР

113035, Москва, Ж-35,.Раушская наб., д. 4/5

Производственно-издательский комбинат "Патент", г.ужгород, ул. Гагарина,101

5 15629

Формула изобретения

Множительно-делительное арифметическое устройство содержащее пять реЭ

5 гистров, два умножителя, блок памяти и сумматор, причем выход первого регистра соединен с входом первого сомножителя первого умножителя, выход которого соединен с первым информационным входом сумматора, вход старших разрядов делителя устройства соединен с информационным входом второго регистра, выход которого соединен с адресным входом блока памяти, выход 15 которого соединен с входом первого сомножителя второго умножителя, вход старших разрядов делимого устройства соединен с информационным входом третьего регистра, о т л и ч а ю — 20 щ е е с я тем, что, с целью повыше« ния быстродействия и сокращения оборудования, вход и-ш разрядов. делите-!

06 6 ля первого регистра соединен с информационным входом и-ш разрядов первого регистра, вход ш разрядов которого соединен с входом логического нуля устройства и с входом и-ш разрядов третьего регистра, выход которого соединен с входом второго сомножителя второго умножителя и с выходом четвертого регистра, информационный вход которого осединен с входом ш, старших разрядов делимого устройства, выход сумматора соединен с информационным входом пятого регистра и входом первого сомножителя второго умножителя, выход которого соединен с выходом пятого регистра, вторым, информационным входом сумматора и входом второго сомножителя первого умножителя," выход которого соединен с входом первого . сомножителя первого умножителя выход сумматора является выходом результата устроясмва..