Устройство для быстрого действительного преобразования хартли-фурье

 

Изобретение относится к области цифровой вычислительной техники и может быть использовано в системах и устройствах цифровой обработки информации для преобразования временной последовательности действительных отсчетов входного сигнала в частотную и обратно частотной последовательности во временную. Цель изобретения - упрощение устройства. Цель достигается за счет того, что в состав устройства входят блок 1 синхронизации, счетчик 2 адреса, блок 3 постоянной памяти, счетчик 4 адреса, входной регистр 5, регистр 6, входной регистр 7, блок 8 памяти, умножители 9, 10, коммутаторы 11, 12, сумматор-вычитатель 13, выходной регистр 14, коммутатор 15, информационный вход 16, информационный выход 17 и соответствующие связи между узлами устройства. 2 ил.

СОЮЗ СООЕТСКИХ сОциАлистических

РЕСПУБЛИН (19) Ш) (Sl)5 с об Р 15Г332

ОПИСАНИЕ ИЗОБРЕТЕНИЯ

К А ВТОРСКОМУ СВИДЕТЕЛЬСТВУ

ГОСУДАРСТВЕННЫЙ КОМИТЕТ

ПО ИЗОБРЕТЕНИЯМ И OTHPbfTHRM

ПРИ ГКНТ СССР (21) 4473106!24-24 (22) 10.08 ° 88 (46) 07.06,90. Бюл. № 21 (71) Институт технической кибернетики АН БССР (72) С.Н.Демиденко, О.В.Иалашонок, Э.Б,Куновский и Е.M.Ëåâèí (53) 681 ° 32 (088.8) (56) Авторское свидетельство СССР № 734708, кл. G 06 F 15/332, 1980, Авторское свидетельство СССР

¹ 1343424, кл. G 06 F 15/332, 1986. (54) УСТРОЙСТВО.ДЛЯ БЫСТРОГО ДЕЙСТВИТЕЛЬНОГО ПРЕОБРАЗОВАНИЯ ХАРТЛИ—

ФУРЬЕ (57) Изобретение относится к области цифровой вычислительной техники и

2 может быть использовано в системах и устройствах цифровой обработки информации для преобразования временной последовательности действительных отсчетов входного сигнала в частотн ю и обратночастотной последовательности во временную, Цель изобретения — упроцение устройства. Цель достигается за счет того, что в состав устройства входят блок 1 синхро— низации, счетчик 2 адреса, блок 3 постоянной памяти, счетчик 4 адреса, входной регистр 5 регистр 6, входной регистр 7, блок 8 памяти, умножителп

9, 10, коммутаторы 11, 12, сумматорвычитатель 13,. выходной регистр 14, коммутатор 15, информационный вход

16, информационный вьгход 17 н соответствующие связи между узлами устройства. 2 ил °

1569847

Изобретение относится к цифровой вычислительной технике и может быть использовано в системах и устройствах цифровой обработки информации для преобразования временной последо5 вательности действительных отсчетов . входного сигнала в.частотную и обратночастотной последовательности во временную. 1О

Цель изобретения — упрощение устройства.

На фиг. 1 представлена структурная схема устройства; на фиг. 2— граф алгоритма Хартли — Фурье для размерности массива данных N = -16, Устройство содержит блок 1 синхронизации, счетчик 2 адреса, блок 3 постоянной памяти, счетчик 4 адреса, входной регистр 5, регистр б (констант), входной регистр 7, блок 8 (оперативной) памяти, умножители 9 и 10, коммутаторы 11 и 12, сумматорвычиФатель 13, выходной регистр 14, коммутатор 15 информационный вход 25

16 и информационный выход 17.

Выполнение гармонического преобразования включает четыре этапа: ввод исходной информации, вычисление коэф- 3О фициентов Хартли, преобразование коэффициентов Хартли в коэффициенты

Фурье, вывод результатов преобразования.

На этапе используются только блок

1 синхронизации; счетчик 4 адреса, блок 8 оперативной памяти и коммутатор 15. По сигналу с выхода блока 1 синхронизации на управляющий вход коммутатора 15 последний производит 40 подключение входа устройства 16 к информационному входу блока 8 оперативной памяти. Счетчик 4 адреса формирует и последовательно передает на адресный вход блока 8 оперативной 45 памяти двоично-инверсную последовательность адресов, по которой в блоке 8 оперативной памяти записывается исходная информация .и тем самым выполняется шаг К преобразования в соответствии со схемой (фиг. 2).

Этап вычисления коэффициентов Хартли включает в себя два вида процедур.

Первая процедура не содержит операций умножения и реализуется при выполнении первых двух шагов алгоритма преобразования Хартли и на последних подшагах (подшагах Q ) era последующих шагов.

Блок 1 синхронизации по своему первому выходу формирует сигналы, по которым счетчик 4 адреса последовательно формирует пару адресов операндов, участвующих в данный момент в преобразовании. Первый операнд, считанный из блока 8 оперативный памяти по адресу иэ. счетчика 4 адреса, по сигналу выхода блока 1 синхронизации записывается во входной регистр

5, второи операнд по сигналу с выхода блока 1 синхронизации — во входной регистр 7. С выхода .входного регистра 5 первый операнд через коммутатор

11, управляемый с седьмого выхода блока 1 с п хрониэации, поступает на вход сумматора-вычитателя 13. Управляющий сигнал по выходу блока 1 синхронизации задает на сумматоре-вычитателе 13 выполнение операции вычитания значения, приходящего на вход от коммутатора 12, из значения, приходящего на другой вход. Результат вычитания по сигналу с выхода блока

1 синхронизации записывается в регистр 14. Далее операции протекают параллельно. Значение сигнала с выхода регистра 14 через коммутатор 15, управляемый с выхода блока t синхронизации, поступает на информационный вход блока 8 оперативной памяти и под управлением сигнала "Запись-считывание", приходящего с выхода блока 1 синхронизации, записывается в блок 8 оперативной памяти по адресу второго операнда, установленному на выходе счетчика 4 адреса. Одновременно блок (синхронизации переводит сумматор-вычитатель 13 в режим суммирования и через время, необходимое для завершения переходных процессов в сумматоре-вычитателе 13, управляет записью результата суммирования в выходной регистр 14. К этому времени уже завершается цикл записи в блок 8 памяти предыдущего операнда и в следующем такте блок 1 синхронизации вырает по своему выходу сигнал на счетчик 4 адреса для выработки последним адреса первого операнда, и управляет записью информации в блок 8 оперативной памяти. Таким образом, выполняя преобразование на первых двух шагах алгоритма Хартли и на последних подшагах (подшагах oC) его последующих шагов, устройство реализует вычисле ние "бабочки" без умножения в соответствии с выражен .:ы

1569847

30 с выхода блока 1 синхронизации переключается в режим выполнения операции .вычитания. Из операнда, приходящего на второй вход блока 13, вычитается операнд, приходящий на его

35 первый вход, В первой части слова, считанного из блока 3 постоянной памяти и хранимого в регистре 6 констант, содержится значение синусного коэффициента, которое,как описано, поступает в качестве сомножителя на умножитель 9. Во второй части слова, 1 хранимого в регистре 6 констант,.содержится значение косинусного коэф45 фициента, который пос-.упает в качестве сомножителя на умножитель 10, По

1 окончании переходных процессов в умножителях 9 и 10 и сумматоре-вычитателе 13 на выходе последнего формиру50 ется вычисленное значение второго операнда, которое под управлением сигнала с выхода блока 1 синхронизации .фиксируется в выходном регистре

14. Что.коммутаторы 11 и 12 в течение всех подшагов Р алгоритма преобразования Хартли, а коммутатор 13 в течение реализации всего алгоритма преобразования Хартли своего состояния не изменяют и устанавливаются а III+11 + IhI + Ь (" (1

Ь (я+ 1 (1 Ь (я а (41),oL а (И+ 1, g + b (1+ 1! I в

< j 1

l Л«1 (+ 1, Pr (I +I),5 (1 (n+ l где а,, а — значения операндов с номерами (первых операндов в соответствующих парах) на п-м и (и+1)-м шагах выполнения алгоритма преобразования Хартли, n= — 1 2 (II) (II «1

Ь, Ъ вЂ” значения операн) дов с номером j (вторых операндов в парах) соответственно на шагах и и (и+1) выполнения алгоритма преоб раз ов ан ия

Хартли, п-1, 2, а „, а, — значения операндов с номерами соответственно на подшагах g и Р (n+1)-х шагов выполнения алгоритма преобразования Хартли, n =

3, ° °

Ь, Ъ вЂ” значения операнУ ) дов с номерами j соответственно на подшагах о(и (n+1) -х шагов выполнения алгоритма преобразования

Хартли, n = 3 k

g = log < N, где N — размерность входной последовательности.

Вторая процедура содержит операции умножения на тригонометрические коэффициенты и реализуется на всех шагах алгоритма, исключая первые два, Здесь по сигналу с выхода блока 1 синхронизации счетчик 4 адреса задает в блок 8 оперативной памяти код, по которому из него по сигналу с выхода блока 1 синхрониза",ии считывается превый операнд и фиксируется вовходном регистре 5 в соответствии с сигналом с выхода блока 1 синхронизации. Одновременно по сигналу с выхода блока 1 синхронизации счетчик 2 адреса формирует и подает на блок 3 постоянной памяти код адреса требуемых тригонометрических коэффициентов.

Значения коэффициентов считываются из блока 3 постоянной памяти и фиксируются в регистре 6 констант по сигналу с выхода блока 1 синхронизации. Длина слона блока 3 постоянной памяти и соответственно длина регистра 6 констант в два раза превышает длину слова остальных блоков у:тройства, так как I. нем содержатся коды двух коэффициентов — синуснога н косинусного, Затем по сигналу с выхода блока 1 синхронизации счетчик 4 адреса задает в блок 8 оператпвнсй памят 1 код, по которому из него в соответствии с сигналом с выхода блока

cHHxpoHH3BIIHH считывается второй операнд. Данный операнд фиксируется во входном регистре 7 по тактовому сигналу с выхода блока 1 синхронизации.Одновременно блок 1 синхрс:иэации по своему выходу управляет коммутаторами 11 и 12 таким образом, что выходы умножителей 9 и 10 подключаются к входам сумматора-вычитателя

13, который под управлением сигнала

1569847 один раз в начале выполнения подшага (3 и алгоритма преобразования соответственно.

После фиксации в регистре 14 ре5 эультата вычисления второго операнда в соответствии с выражением

8 Ъ(") (2) а, „С, 2в к 10

= sin(— -- ) - синусный коэф2п фициент;

С = cos(4 — косинусный коп к 2 11 э ффи циен т, блок 1 синхронизации задает считывание новой пары операндов и запись их во входных регистрах 5 и 7 соответственно. Однако теперь первым считывается операнд Ъ и фиксируется во (ъ)

3 входном регистре 5, а вторым считывается операнд а " и фиксируется

1 во входном регистре 7. Затем блок 1 синхронизации вырабатывает управляющие сигналы на счетчик 4 адреса и на блок 8 ойеративной памяти. Тем самым 25 обеспечивается запись в блок 8 оперативной памяти вычисленного и хранимого в регистре 14 значения второго операнда.

В конце этого такта после завершения переходных процессов в умножителях 9 и 10 и сумматоре-вычитателе

13 значение операнда, вычисленное в соответствии с выражением (1+11, p (nl n 111) 11 (35 фиксируется в промежуточном регистре

14 по сигналу с выхода блока 1 синхронизации.

В следующем такте работы блок 1 синхронизации обеспечивает запись хранимого в регистре 14 вычисленного значения первого операнда в блок °

8 оперативной памяти через коммутатор 15. Таким образом,обеспечивается работа устройства при реализации второй процедуры алгоритма преобразования Хартли.

На этапе преобразования коэффициентов Хартли в коэффициенты фурье выполняются операции сложения, вычитания и деления на два. Реализацию операции деления осуществляет коммутатор 15 путем выполнения сдвига приходящей на вход информации на один разряд вправо.

По сигналу с выхода блока 1 синхронизации счетчик 4 адреса формирует код, адреса коэффициента Хартли.

По данному коду из блока 8.оператинной памяти по сигналу с выхода блока 1 синхронизации записывается во входной регистр 7. Затем аналогично переписывается второй коэффициент

Хартли из блока 8 оперативной памяти в регистр 5. Одновременно с формированием управляющего сигнала на счетчик 4 адреса для выбора первого коэффициента Хартли блок 1 синхронизации управляет коммутаторами 11 и 12 таким образом, что они подключают на входы сумматора-вычитателя 13 выходы входных регистров 5 и 7. Кроме того, в этом такте сумматор-вычитатель 13 по сигналу с выхода блока 1 синхронизации устанавливается н режим вычита= ния, а коммутатор 15 — в режим сдвига данных по команде с выхода блока 1 синхронизации. В конце второго такта работы, Korpa будет считан второй операнди завершится. переходный процесс в сумматоре-вычитателе 13, данные с последнего по сигналу с выхода блока 1 синхронизации запишутся в регистр 14.

Далее операции протекают параллельно.

Информация с регистра 14 переписывается н блок 8 оперативной памяти, а сумматор-вычитатель переключается н режим сложения. Таким образом, к концу третьего такта работы один из коэффициентов Фурье будет записан н блок 8 оперативной памяти, а другой зафиксирован в регистре 14. В четвертом такте работы блок 1 синхронизации обеспечит управление перезаписью .в блок 8 оперативной памяти значения .второго коэффициента Фурье.

Приведенные операции в соответствии со схемой алгоритма, представленной на фиг. 2, повторяются (N/2-1) раз.

На этапе вывода результатон используются только блок 1 синхронизации, счетчик 4 адреса и блок 8 опера" тинной памяти, подключенный к выходу 17. По сигналам с выхода блока 1 синхронизации счетчик 4 адреса формирует и передает в блок 8 оперативной памяти последовательность кодов адресов, по которым с последнего считываются на выход 17 устройства значения коэффициентов преобразования.

Формула изобретения

Устройство .для быстрого действительного преобразования Хартли—

Фурье, содержащее -.;.,:-, 1 синхронизации.

1569847 блок постоянной памяти, два счетчика адреса, два входных регистра, регистр выходной регистр,. три коммутатора, два умножителя, сумматор-вычитатель и блок памяти, выход котрого является информационным выходом устройства и подключен к информационным входам первого и второго входных регистров, первый выход блока синхронизации под- 10 ключен к счетному входу первого счетчика адреса, информационный выход которого подключен к адресному входу блока постоянной памяти, выход котоpoFo подключен к информационному входу регистра, первый и второй выходы которого подключены к первым входам соответственно первого и второго умножителей, второй выход блока синхронизации подключен к счетному входу второго счетчика адреса, информационный выход которого подключен к адресному входу блока памяти, информационный вход которого подключен к выходу первого коммутатора, первый 25 информационный вход которого является информационным входом устройства, управляющий вход первого коммутатора подключен к третьему выходу блока синхронизации, четвертый выход которого подключен к входу управления записью-считыванием блока памяти, пятый выход блока синхронизации подключен к тактовому входу первого входно1 о регистра, выход которого подключен к второму входу первого умно35 жителя, тактовый вход регистра подключен к шестому вьподу блока синхронизации, седьмой выход которого подключен к тактоному входу второго входного регистра, выход которого подключен к второму входу второго умножителя и к первому информационному входу второго коммутатора, выход которого подключен к первому информационному входу сумматора-вычитателя, управляющий вход которого подключен к восьмому выходу блока синхронизации, девятый выход которого подключен к тактовому входу выходного регистра, выход второго умножителя подключен к второму информационному входу второго коммутатора, управляющий вход которого соединен с управляющим входом третьего коммутатора н подключен к десятому выходу блока синхронизации, о т л и ч а ю щ е е — . с я тем, что, с целью упрощения устройства, выход первого входного регистра подключен к первому информационному входу третьего коммутатора, выход которого подключен к второму информационному входу сумматора-вычитателя, выход которого подключен к информационному входу выходного регистра, выход которого подключен к второму информационному входу первого коммутатора, а выход первого умножителя подключен к второму информационному входу третьего коммутатора.

15б 9847

Составитель А,Баранов

Редактор Л.Зайцева

Техред H.Ходанич

Корректор А Обручар

Заказ 1451 Тираж 570 Подписное

BBSIIIH Государственного комитета по изобретениям и открьггиям при ГКНТ СССР

113035, Москва, Ж-35, Раушская наб., д. 4/5 производственно-иэдатегп ский комбинат "Патент", г. Ужгород, ул. Гагарина, 101