Устройство для сложения и вычитания

 

Изобретение относится к автоматике и вычислительной технике. Целью изобретения является расширение функциональных возможностей за счет реализации операций сложения, вычитания и сравнения модулей двоичных чисел, операций сложения и сравнения двоичных кодов, операций сравнения двоичных чисел и формирования признаков переполнения, равенства результата нулю и отрицательного результата. Устройство содержит сумматор 1, вычитатели 2, 3, элементы И 4 - 7, блок 8 дешифрации, блок 9 определения знака результата, блок 10 анализа знаков, коммутаторы 11, 12, блок 13 формирования признаков результата. 1 табл., 2 ил.

СОЮЗ СожтСНИХ

СОЦИАЛИСТИЧЕСНИХ

РЕСПУБЛИК

А1 (19) (111 ($g)g 0 06 F 7/50

В

ОПИСАНИЕ ИЗОБРЕТЕНИЯ

К А BTOPCHOMY СВИДЕТЕЛЬСТВУ

ГОСУДАРСТВЕННЫЙ КОМИТЕТ

ПО ИЗОБРЕТЕНИЯМ И OTHPblTHRM

ПРИ .ГИНТ СССР. (21) 4366486/24-24 (22) 22.01. 88 (46) 15,06.90. Бюл. Р 22 (72) В,С.Виговский, А.И.Попов, Б.В,Теткин и Ю.А.Маркин (53) 681.326.5 (088.8) (56) Авторское свидетельство СССР

Ф 9 22730, кл. G 06 F 7/50, 1 982, Авторское свидетельство СССР

Р 1226443, кл. G 06 F 7/50, 1984. (54) УСТРОЙСТВО ДЛЯ СЛОЖЕНИЯ И ВЬИИТАНИЯ (57) Изобретение относится к автоматике и вычислительной технике.

Целью изобретения является расшире2 ние функциональных возможносте(1 за счет реализации операций сложения, вычитания и сравнения модулей двоичных чисел, операций сложения и сравнения двоичных кодов, операций сравнения двоичных чисел и Формирования признаков переполнения, равенства результата нулю и отрицательного результата. Устройство содержит сумматор 1, вычитатели 2, 3, элементы

И 4-7, блок 8 дешифрации, блок 9 определения знака результата, блок 10 анализа знаков, коммутаторы 11,12, блок 13 формирования признаков рез ульт ат а, 1 табл. 2 ил.

I 571575

4 (Изобретение относится к автоматик и вычислительной технике и может б ать использовано при выполнении one" раций сложения и вычитания двоичных чисел, сложения и вычитания модулей двоичных чисел, сложения кодов, а также сравнения двоичных чисел,сравнения модулей двоичных чисел и сравцения двоичных кодов. 1О

Целью изобретения является pecllIH рение функциональных воэможностей у стройства за счет реализации опера" и сложения, вычитания и сравнения одулей двоичных чисел, операций сло- 15 ения и сравнения двоичных кодов, I 1 пераций сравнения двоичных чисел и ормирования признаков переполнения, авенства результата нулю и отрицаельного результата. 2О

На фиг.1 представлена блок-схема устройства для сложения и вычитания; на фиг.2 — пример реализации блока

Формирования признаков результата на 1ПЗУ К556РТ7.

Устройство для сложения и вычита ния содержит сумматор 1, два вычитаТели 2 и 3, четыре элемента И 4 — 7, блок 8 дешифрации, блок 9 определения знака результата, блок 10 анэли- 3О а знаков, два коммутатора 11, 12 и блок 13 формирования признаков ре зультата, выход (многоразрядный) 14 езультата,выход 15 старшего разряда езультата, выход 16 признака отриЦательного результата, выход 17 призйак а р ав енств а результат а нулю, выход 18 признака переполнения.

Устройство работает следующим об р азом. 40

При поступлении на входы устройства операндов Оп1 и Оп? и на входы кода операции устройства кода опера.ции КОП устройство комбинационно фор- 45 Мирует результат заданной операции, При выполнении арифметических операций устройство анализирует КОП и знаки операндов Оп1 и Оп2, определяющие тип выполняемой операции. Устройство с целью получения высокого быстродействия дешифрует КОП и анализирует знаки операндов одновременно с выполнением арифметических опер аций над модулями двоичных чисел или кодами сумматором 1 и вычитателями 2 и

3, после чего по результатам дешифра- . ции КОП и анализа знаков операндов подключает к выходу 14 или выход сумматора 1, или выход вычитателя 2,или выход вычитателя 3. Сумматор 1 и вычитатели 2 и 3 выполняют все возможные арифметические операции над модулями операндов или их кодами, Сумматор 1 осуществляет сложение первого операнда Оп1 и второго операнда Оп2, вычитатель 2 выполняет операцию

/Оп1/ — /Оп2/, вычитатель 3 /Оп2/

/Оп1/. Для этого операнда Оп1 и Оп2 одновременно поступают на суиматор 1 и вычитатепи 2 и 3. Все три операции выполняются пар аллельно. Результ ат одной из операций поступает через коммутатор 11 на выход 14.

Старшие разряды операндов сС, и o(,д поступают на входы старших разрядов вычитателей 2 и 3 через элементы И 4 и 5, Прохождение сигналов Ы < и с через элементы И 4 и 5 разрешается сигналом с(при выполнении операций сравнения коцов. Отметим, что

Иi и Ы z поступают на вычитателе

2 и 3 с задержкой, складывающейся из задержки на дешифраторе 8 и элементах 4 и 5, однако эти задержки не влияют на быстродействие устройства, так как переходные процессы на выходах элементов И 4 и 5 происходят параллельно с переходными процессами на вычитателях, распространяются от мпацших разряцов к старшим и не превосходят нх по длительности, Коммутатор 11 подключают на выход 14 И вЂ” 1 младших разрядов результатов, поступающих с сумматора 1 и вычитателей ? и 3. Старший разряд поступает на выход 15 с выхода KOMмутатора 12. В случае выполнения арифметических операций с двоичныии кодами через коммутатор 12 на выход

15 пос туп ает старший р аз ряд р еэультата о < сумматора 1.

В случае выполнения арифметических операций с двоичными числами и их модулями на выход 15 через коммутатор 12 поступает сигнал с выхода блока 9,Управление коммутатором 12 осуществляется сигналом Х, поступающим с выхода блока Я,Сигнал Х фориируется в случае выполнения операций с двоичными числами и их модулями, Управление коммутатором 11 осуществляется сигналом с выхода блока

10 и сигналом С, с выхода заема вычитателя 2. На входы блока 10 с выхо.да блока 8 поступает сигнал 0

55 жения дноичных чисел, их модулей илн двоичных кодов, и знаки двоичных чисел ol, и 9z . Знаки о, и М поступа-! ют на входы блока 10 через элементы

И 6 и 7. Блок 1О анализирует знаки

О(„с(и о „и формирует на своем выходе сигнал, при наличии которого коммутатор 11 подключает к выходу

14 результат с выхода сумматора 1, а при отсутствии выбирает выходы вычитателей 2 или 3 в зависимости от значения сигнала С<, поступающего с выхода заема вычитателя 2. Наличие сигнала С означает, что реэультат операции /Оп1/ — /Оп2/ положительный и на выход 14 через коммутатор 11 поступает результат с вычитателя 2, где разность /Оп1/ и /Оп2/ представлена в прямом коде, Отсутствие сигнала С < означает, что результат

/Оп! / — /Оп2/ отрицательный и на выход 14 через коммутатор 11 поступает результат с вычитателя 3, где разность /Оп1/ — /Оп2/ представлена и прямом коде. Поступление сигналов О, и К на блоки 9 и 10 блоки— руется поступающим с выхода блока 8 сигналом pL при выполнении операции сложения и вычитания модулеи двоичных чисел и сложения кодов двоичных чисел. В этом случае сигналы a, и М воспринимаются блоками 9 и 10 как положительные знаки. Знак результата, вырабатываемый блоком 9, для тех операции, где модулем результата является сумма /Оп1/ + /Оп2/, определяемая сигналами Ol,, с(и oL

1О !

45 способную идентифицировать каждую операцию, в данном случае m = 3.

Признак Ч определяется сигналами

К,, ф, o(„и кодом операции Хоп, поступающим с блока 8, В режиме выполнения операции сложения и вычитания блок 8 дешифрует

КОП, Сигнал принимает значение логического "О" и запрещает прохождение знаков 0, и Ф на соответствующие входы сумматора 1 и вычитателей

2 и 3. Сигнал Ф принимает значение логической "1" и разрешает прохождение знаков, и а на входы блоков

9 и 10, Сигнал с о„ принимает значение логического "О" или "1", что соответствует операции Оп! + Оп2 или

Оп1 — Оп2 соответственно, Сигнал Х принимает значение логического "О" и на выход 15 через коммутатор 12 поступает выход блока 9 . Выход блока

10 принимает значение логического

"0" или "1", при этом, если на его выходе устанавливается "О", то коммутатором 11 выбираются результаты с выходов вычитателей 2 или 3, а если.

"1" — то результат с выхода сумматора 1. Выбор результата с выхода вычитателя 2 производится коммутатором

11, если на выходе заема вычитателя

2 формируется сигнал С, равный если равен "0", то выбирается результат с выхода вычитателя 3. Признаки, формируемые блоком 13 определяются сигналами О,, О, с р, С,, С и трехразрядным кодом выполняемой операции Хоп.

В режиме выполнения операций операций сложения и вычитания модулей двоичных чисел на выходе Ы,„блока 8 устанавливается сигнал, равный "0", Блоки 9 и 10 воспринимают знаки А и С как положительные, т.е. о(, 03< = О. В остальном данный режим совпадает с режимом сложения и вычитания двоичных чисел.

В режиме выполнения операции сложения двоичных кодов сигнал Х g. принимает значение логической "1" и на выход )5 через коммутатор 12 поступает старший разряд результата сумматора 1. Сигнал g „принимает значение логического "0" и запрещает поступление сигналов М, и К на блоки 9 и 10, а сигнал a(оп принимает значение логи" ческого "О", Блок 10 формирует при этом на своем выходе логическую "1", что соответствует сложению двух поло1571575

0{,=0, Ф =1, С =1

М вЂ” 0! — 0, //аа/) /Onl//, С, = О, //Оп 1 / ) /ОП2// » С вЂ” О °

ы1=0»ма =О» С =1

С„= О, С =-О, 1,0 =1,с, I О(= с< = О, 0, = 0,, = О, С, = О» С = //0n2/ ) /În //, 0 //Оп1/ ) /Оп2//.,(,=О, С,= l, C2=0, Ы, =1, 0, ы,=1, с =1,с,=o.,жительных чисел. По сигналу с выхода блока 10 коммутатор 11 подключает на выход результат сумматора 1. Блок 13 устанавливает признак V переполнения, определяемый знаками Ц, » р, и значением oL старшего разряда сумматора 1, Признаки И и Z не устанавли1 ваются, В остальном работа устройства в данном режиме аналогична работе устройства в режиме сложения и вычитания двоичных чисел.

В режиме выполнения операций срав нения двоичных чисел и модулей дво ичных чисел сигнал oft принимает

, значение логического "О", запрещая

1 поступление знаков с(, и Ф. на входы

„вычитателей 2 и 3, Код операции Ха„ соответствует выполняемой операции, ( Результатом выполнения операции явля-20 ются признаки, формируемые блоком 13.

Признаки при выполнении операции

Признак N устанавливается при операции вычитания чисел (Х„„ = 001),если знаки g, = 1, M< = О или если выполняются условия 30

М =1» ((=1, С,= l, С

Признак Х на выходе l7 устанавли- »О вается при операциях сложения чисел (Х0 = 000), если g /с{ . и С

С = 1»

Признак Е устанавливается при операциях вычитания чисел (Х „

= 001), если .О1, =a и С, = С = 1.

Признак Z устанавливается при операциях вычитания модулей и с равнения кодов и модулей (Х „= 010),если

c — с

Признак Z устанавливается при операциях сравнения чисел (Х„„= 011)» если М, = Ы и С = С = 1.

Признак U на выходе 18 устанавливается при операции сложения. чисел (Х-о„= 000), если 0 = О г, с р =

Признак V устанавливается при операции вычитания чисел (Х „:= 011), если Ы, p otq, oil» -- 0. сравнения двоичных чисел определяются сигналами С, С и знаками с(, и

«1»

Ф » а при выполнении операций сравнения модулей двоичных чисел — сигналами С и С

В режиме выполнения операций сравнения двоичных кодов сигнал с к принимает значение логической "1" и знаки М, и Mq (старшие разряды операндов Опl и Оп2) поступают на входы вычитателей 2 и 3; На выходе блока 8 устанавливается код Х „ операции сравнения кодов. Результатом операции являются признаки, формируемые блоком 13. Признаки определяются сигналами С, и С

Признак N на выходе 16 устанавливается при операции сложения чисел (Х ц„= 000), если знаки a = о д =

1 (отрицательный знак ) или если выполняются условия

Признак N устанавливается при операциях сравнения кодов, сравнения модулей и вычитание модулей (Х „

=. 010), если С< = О, С = 1, Признак N устанавливается при операции сравнения чисел (Х „= 011), если выполняются условия

Признак V устанавливается при операции сложения модулей (Х,н, = 100.), если при М, = a, о(= 1 или с, g (gq, kI» - =0, Признак V устанавливается при операции сложения кодов (Х <>z = Io! ), если {x, = 0 = 1 или если при 0,, Д

Pg,,МР= о, Блок 9 формирует на своем выходе логическую "1" (отрицательный знак) при o(0„= О, если о, = K< = 1 или если выполняется условие

Блок 9 формирует на своем выходе знак логической "!" при М „= l,если ф, = 1, „. = О или если выполняются чсловия

157! 575 l0

Г = 0 ! 9

"4 9 С 2 9 (!9 <© !9Z ) @ On °

Ы,=0,0(2=0 Га= 1 ° где g u g 2 — сигналы, поступающие на блок 9 с выходов элементов И б и

7 соответственно.

Во всех остальных случаях блок 9 формирует на своем выходе логический

"0" (положительный знак), Блок 10 Aop— мирует на своем выходе сигнал в соответствии с формулой

В таблице приведен пример программирования ПИЗУ блока признаков

13, где "0" — признак сбрасывается, "1" — признак устанавливается.

Формула из обр ет ени я

Устройство для сложения и вычита— ния, содержащее сумматор, первый и второй вычитатели9 блок анализа знаков, блок определения знака результата, первый коммутатор, причем входы р аз ряд ов п ер в or о опер аида у стр ойства, кроме старшего разряда,соединены с соответствующими входами первого слагаемого сумматора, входами уменьшаемого первого вычитателя и входами вь!1итаемого второго вычитателя, входы разрядов второго операнда устройства, кроме старшего разряда, соединены с соответствующими входами второго слагаемого сумматора, входами вычитаемого первого вычитателя и входами уменьшаемого второго вычитателя, выходы разрядов сумматора, первого вычитателя и второго вычитателя, кроме старших разрядов, соединены соответственно с информационными входами первой, второй и третьей групп первого коммутатора, выходы которого соединены с соответствующими выходами разрядов резуль— тата устройства, первый управляющий вход первого коммутат ор а соединен с первым управляющим входом блока определения знака результата, второй управляющий вход первого коммутатора соединен с выходом блока анализа знаков, о т л и ч а ю щ е е с я тем, что, с целью расширения функциональных возможностей за счет реализации операций сложения, вычитания и сравнения модулей двоичных чисел, операций сложения и сравнения двоичных кодов, операций сравнения двоичных

55 чисел и формирования признаков переполнения, равенства результата нулю и отрицательного результата,оно содержит блок дешифрации, первый— четвертый элементы И, второй коммутатор и блок формирования признаков результата, причем вход старшего разряда первого операнда устройства соединен с входом старшего разряда первого слагаемого сумматора, первыми входами первого и третьего элементов

И и первым входом блока формирования признаков результата, вход старшего разряда второго операнда устройства соединен с входом старшего разряда

I второго слагаемого сумматора, первыми входами второго и четвертого элементов И и вторым входом блока формирования признаков результата, вход кода операции устройства соединен с входом блока дешифрации, первый выход которого соединен с вторыми входами первого и второго элементов И, выход первого элемента И соединен с входом старшего разряда вычитаемого вторОго вычитателя, выход второго элемента И соединен с входом старшего разряда вычитаемого первого вычитатепя и входом старшего разряда уменьшаемого второго вычитателя, второй выход блока дешифрации соединен с вторыми входами третьего и четвертого элементов И, выходы которых соединены с первым и вторым входами блока анализа знаков, а также с первым и вторым входами блока определения знака результата соответственно, третий вход которого соединен с третьим входом блока анализа знаков и третьим выходом блока дешифрации, четвертый выход которого соединен с управляющим входом второго коммутатора,первый информационный вход которого соединен с выходом блока определения знака результата, а второй информационный вход — с выходом старшего разряда результата сумматора и третьим входом блока формирования признаков результата, четвертый вход которого соединен с выходом заема второго вычитателя и вторым управляющим входом блока определения знака результата, второй управляющий вход которого соединен с пятым входом блока формирования признаков результата, выходом заема первого вычитателя, вьгход второго коммутатора соединен с выходом старшего разряда ре1575 12 ходы которого соединены с выходами признака переполнения, признака раенства результата нулю и признака ,отрицательного результата устройства.

Признаки

Код адреса.1

10 х„

C nl

О

1%

О О О О 0 О

О

О

О

О

О

О

О

О

О

О

О

О

О

О

О

1

1

1

1

1

1

l !

О О

О О

Сложение чисел

1l 157 зультата устройства, пятый выход блока дешифрации соединен с шестым вхо(. дом блока 4юрмирования признаков результата, первый, второй и третий вы%

Невозникающая адресная комбинация.

О

О

О

О

О

О

О

О

1

1

1

1

О

О

О

О

О

О

О

1

1

1

О

О

1

1

О

О

О

О

1

1

О

О

О

О

1

1

О

О

О

О

1

1

О

О

1

О

О

1

О

О

1

О

О

1

О

О .1

О

1

О

О

1, О

О

О

О

1„

О

О

О

О

0»

О

О

О

О

О

О

О

О

О

О

О

О

О

О

О

О

О

О

О

О

О

О

О

О

О

О

О

О

1571575 кЫбРТ7

58

ПРизн0х V

Призах Z

/3юлюак Ф хоп

Раз

we ки

/7 77

Составитель В,Березкин

Редактор Т.Лазоренко Техред J1,Сердюкова Корректор H. Король

Заказ )512 Тираж 566 Подписное

ВНИИПИ Государственного комитета по изобретениям и открытиям при ГКНТ СССР

113035, Москва, Ж-35, Раушская наб., д. 4!5

Производственно-издательский комбинат "Патент", г. Ужгород, ул. Гагарина, 101