Устройство для предсказания четности результата сдвигателя
Изобретение относится к вычислительной технике и может быть использовано в высокопроизводительных системах обработки информации. Цель изобретения - повышение достоверности контроля устройства. Устройство содержит формирователь 1 кода маски, группу 2 блоков элементов И, группы 3, 4 элементов ИСКЛЮЧАЮЩЕЕ ИЛИ, группу 5 коммутаторов, блок 6 сдвига контрольных разрядов, коммутаторы 7, 8 и элемент И 9. Совокупность формирователя 1 кода маски, группы 2 блоков элементов И, групп 3, 4 элементов 1исключающее или, группы 5 коммутаторов, коммутаторов 7, 8 и элемента И 9 позволяет формировать предсказанный код четности байтов сдвигаемого числа, поступившего по информационному входу 10 устройства с учетом контрольных разрядов, поступивших на группу 11 входов контрольных разрядов устройства. Управление этим процессом ведется кодами, поступающими на входы12, 13 задания типа и направления сдвига утройства с младшими разрядами входа 14 задания кода сдвига, указывающими величину сдвига в пределах байта. Величина сдвига в блоке 6 сдвига контрольных разрядов определяется старшими разрядами входа 14 устройства, указывающими на сколько байтов сдвигается информация. Результирующий сигнал четности на выход 15 устройства поступает с выхода блока 6. 3 табл., 1 ил.
СОЮЗ СОВЕТСКИХ
СОЦИАЛИСТИЧЕСКИХ
РЕСПУБЛИК (51)5 С 06 Р 11/10
ОПИСАНИЕ ИЗОБРЕТЕНИЯ
И АВТОРСКОМУ СВИДЕТЕЛЬСТВУ с
ГОСУДАРСТВЕННЫЙ КОМИТЕТ
ПО ИЗОБРЕТЕНИЯМ И OTHPblTHRM
ПРИ ГКНТ СССР. (21) 4403205/24-24 (22) 04. 04, 88 (46) 23. 07. 90. Вюл. N - 27 (72) Г,П.Лопато, А.А.Шостак и Л,О,Шпаков (53) 681,3(088.8) (56) Авторское свидетельство СССР
¹ 1095184, кл. G 06 F 11/10, 1983
Авторское свидетельство СССР
N - 13004?7, кл. G 06 F 11/10, 1985, (54) УСТРОЙСТВО ДЛЯ ПРЕДСКАЗАНИЯ
ЧЕТНОСТИ РЕЗУЛЬТАТА СДВИГАТЕЛЯ (57) Изобретение относится к вычислительной технике и мбжет быть исполь— зовано в высокопроизводительных системах обработки информации. Цель изобретения — повышение достоверности контроля устройства. Устройство содержит формирователь кода маски, группу 2 блоков элементов И, группы
3, 4 элементов ИСКЛЮЧАЮЩЕЕ ИЛИ, группу 5 коммутаторов, блок 6 сдвига контрольных разрядов, коммутататоры 7, 8 и элемент И 9. Совокупность формиро—
„„SU„„1580368 А1
2 вателя 1 кода маски, группы 2 блоков элементов И, групп 3, 4 элементов ИСКЛЮЧАЮЩЕЕ ИЛИ, группы 5 коммутаторов, коммутаторов 7, 8 и элемента И 9 поз-: воляет формировать предсказанный код четности байтов сдвигаемого числа, поступившего по информационному входу 10 устройства с учетом контрольных разрядов, поступивших на группу 11 входов контрольных разрядов устройства. Управление этим процессом ведется кодами, поступающими на входы 12, 13 задания типа и направления сдвига устройства и младшими разрядами входа 14 задания кода сдвига, указывающими величину сдвига в пределах байта. Величина сдвига в блоке 6 сдвига контрольных разрядов определяется „ старшими разрядами входа 14 устройства, указывающими на сколько байтов сдвигается информация. Результирующий сигнал четности на выход 15 устройства поступает с выхода блока 6, 3 табл.
I ил. 580368
Изобретение относится к вычи"ли— гельной технике и может быть использовано в высокопроизводительных. системах обработки информации, Целью изобретения является повышение достоверности контроля устройст-. ва.
" На чертеже приведена функциональ— ная схема устройства. 10
Устройство содержит формирователь
1 кода маски, группу 2 блоков элемен тов И, первую 3 и вторую 4 группы элементов ИСКЛЮЧАЮЩЕЕ HJIH, группу 5 коммутаторов, блок б сдвига контроль
I ных разрядов, коммутаторы 7 и 8, элемент И 9, информационный вход 10 устройства, группу 11 входов контрольных разрядов устройства, входы 12-14 задания типа, направления и кода сдви- 20 га устройства соответственно, выход
15 контрольных разрядов устройства, выход 16 формирователя l кода маски, выходы 17 блоков элементов И группы
2, выходы 18 элементов ИСКЛЮЧА10ЩЕЕ 25
ИЛИ первой группы 3 выходы.19 коммутаторов группы 5, выходы 20 элементов ИСКЛЮЧАЮЩЕЕ ИЛИ второй группы 4, выходы 21 и 22 первого 7: и второго 8 коммутаторов, выходы 23 элемента И 9, шину 24 нулевого потенциала устройства.
Работа устройства рассматривается для случая 64-разрядного кода (8 байтов) .
Совокупность фо1мирователя 1 кода маски, группы 2 блоков элементов И, первый 3 и второй 4 групп элементов
ИСКЛЮЧАЮЩЕЕ ИЛИ, группы 5 коммутаторов, первого 7 и второго 8 коммутато- 4п ров и элементов И 9 предназначена для формирования предсказанных четностей байтов результата сдвигателя при выполнении сдвигов под управлением младших трех разрядов кода сдвига, 45
Формирователь 1 кода маски предназначен для формирования восьмиразрядного двоичного кода маски, позволяющей выделить в каждом байте входной информации устройства те разряды, которые при выполнении сдвига под управлением младших трех разрядов кода сдвига, поступающего на вход 14 устройства, пересекают границу байта .т.е. переходят в соседний байт, В табл,1 детально описано функционирование формирователя.1 кода маски, на управляющий вход которого посту— пает управляющий сигнал с входа 13 направлеьия сдвига устройства, а на инфо рмационные в ходы — младшие три разряда 14 входа 14 сдвига устройства. Для определенности принято следующее: при выполнении сдвига вправо на входе 13 направления сдвига уста- навливается уровень логической единицы, а при выполнении сдвига влево уровень логического нуля, независимо от направления сдвига, код сдвига на вход 4 устройства поступает в прямом коде.
Формигователь кода маски можно выполнить различными способами: на
ПИЗУ 500РЕ 149 (управляющий и информационные входы формирователя 1 в этоь случае являются адресными входами
ППЗУ); на элементах И, ИЛИ, НЕ,выполI нив синтез по таблице истинности работы формирователя 1; на восьмивходо— вых мультиплексорах 500 ИД 164 (в этом случае удобнее воспользоваться табл.2, в которой представлено функционирование формирователя 1, учиты— вающее реализацию его на восьмивходовых мультиплексорах).
Группа 2 блоков элементов И предназначена для вьделения по коду маски тех разрядов в каждом байте входной информации, которые должны быть выдвинуты за границу байта при выполнении сдвига под управлением младших разрядов кода сдвига, Каждый блок элементов И можно выполнить на восьми двухвходовых эле— ментах И, на первый вход которых поступает соответствующий разряд кода маски с выхода 16 формирователя 1, а на второй вход — соответствующий разряд соответствующего байта с информационного входа 10 устройства.
Группа 3 элементов ИСКЛЮЧАЮЩЕЕ ИЛИ предназначена для формирования разрядов четности вьдвигаемых разрядов, которые поступают на входы группы 3 элементов ИСКЛЮЧАЮЩЕЕ ИЛИ с выходов
171 -17 группы 2 блоков элементов И.
Группа 4 элементов ИСКЛЮЧАЮЩЕЕ ИЛИ предназначена для формирования контрольных разрядов байтов при выполне-. нии сдвигов под управлением младших разрядов кода сдвига, При этом следует отметить, что если на группу 11 входов контрольных разрядов устройства поступают контрольные разряды байтов, сформированные по четности, то на выходах 201-20g rруппы 4 элемен—
68
6 кода сдвига, в блоке 6 выпо ынется сдвиг контрольных разрядов в соответствии с табл.3, в которой детально поясняется функционирование блока 6 сдвига контрольных разрядов.
Отмечается, что при выполнении логических и арифметических сдвигов освобождающиеся разряды заполняются нулем (P=Î) при организации контроля по четности или единицами (Р=1) при организации контроля по нечетности.
Сформированные таким образом на выходах блока 6 контрольные разряды
15< †1 байтов с первого по восьмой соответственно являются предсказанными контрольными разрядами четности результата сдвигателя.
1 5803 тов ИСКЛЮЧАЮЩЕЕ ИЛИ формируются предсказанные контрольные разряды по четности, а если на вход 11 поступают контрольные разряды байтов, сформированные по нечетности, то и на выходах
201-20 формируются предсказанные кконтрольные разряды по нечетности.
Группы 3 и 4 элементов ИСКЛЮЧАЮЩЕЕ
ИЛИ могут быть реализованы на микросхемах ИСКЛЮЧАЮЩЕЕ ИЛИ-НЕ/ИЛИ 500ЛП107 или на двенадцативходовых схемах контроля четности 500ИЕ160.
Группа 5 коммутаторов предназначены для формирования четности вдвигае- 15 мых в байты разрядов при выполнении сдвигов каК вправо, так и влево и может быть выполнена на микросхемах
500ЛК117, представляющих собой два элемента 2-3 И-2ИЛИ-НЕ/ИЛИ, причем 20 при поступлении на управляющие входы коммутаторов 5„— 5 8 группы 5 коммутаторов уровня логического нуля с входа
13 направления сдвига устройства на выходы 19,-19> коммутаторов 5,— 5 25 подается информация с их первых вхо —. дов, обеспечивая тем самым формирова— ние предсказанных значений контроль— ных разрядов байтов на группе 4 элементов ИСКЛЮЧАЮЩЕЕ ИЛИ при выполнении 30 сдвигов влево под управлением младших разрядов кода сдвига, а при поступлении на управляющие входы коммута— торов 5„-5 8 уровня логической единицы с входа 13 направления сдвига устройства на выходы 19> — 19 коммутаторов
5 -5 подается информация с их вторых
8 входов, что обеспечивает формирование предсказанных значений контрольных разрядов байтов на группе 4 элемен — 40 тов ИСКЛЮЧАЮЩЕЕ ИЛИ при выполнении сдвигов вправо под управлением младших разрядов кода сдвига.
Блок 6 сдвига контрольных разрядов предназначен для формирования пред в 45 сказанных значений контрольных разря †.
paâ байтов при выполнении сдвигов под управлением старших разрядов кода сдвига, На информационные входы блока
6 сдвига контрольных разрядов посту— пают с выходов 20 -20 элементов
4,-4 ИСКЛЮЧАЮЩЕЕ ИЛИ значения предсказанных четностей байтов результата сдвигателя при выполнении сдвигов под управлением младших трех разрядов кода,55 . сдвига. Под действием сигналов, поступающих с входа 12 типа сдвига и 13 направления сдвига, а также под управлением старших разрядов 14, входа 14
Первый коммутатор 7 формирует для крайнего левого байта сигнал четности вдвигаемых разрядов при выполнении сдвига вправо под управлением младших разрядов кода сдвига, при этом на выход 21 коммутатора 7 поступает. значение с выхода 18 элемента 3 ИСКЛЮЧА3
КЖ(ЕЕ ИЛИ, если выполняется циклический сдвиг, уровень логического нуля с входа 24 — если выполняется логический сдвиг, значение с выхода 23 элемента И 9 — если выполняется арифметический сдвиг.
Второй коммутатор 8 формирует для крайнего правого байта сигнал четности сдвигаемых разрядов при выполнении сдвига влево под управлением младших разрядов кода сдвига, при этом на выход 22 коммутатора 8 поступает значение с выхода 18» элемента 3, ИСКЛЮЧАЮЩЕЕ ИЛИ вЂ”,если выполняется циклический сдвиг, или уровень логического нуля с входа 24 — если в ып олня е тс я логический или арифметический сдвиг.
Коммутаторы 7 и 8 могут быть реализованы на элементах 500 ЛС 118 или
500 ЛС 119, Необходимо особо отметить, что в случае использования в устройстве только сдвига циклического вправо (циклический сдвиг влево заменяется в этом случае циклическим сдвигом вправо на дополнительный код величины сдвига) необходимость введения коммутатора 8 отпадает. В этом случае на первый вход коммутатора 5 необхоЬ димо постоянно подавать уровень логического нуля с входа 24 устройства.
Элемент И 9 предназначен для формирования сигнала четности вдвигаемых
7 i 580368 в единиц при выполнении арифметического сдвига вправо. Этот сигнал равен единице только в том случае, когда н ус1 -, ройстне выполняется арифметический сдвиг .вправо на нечетное число разрядов отрицательного числа.
Устройство работает еледующим о6разом, Работа устройства рассматривается в различных режимах на примере сдвига в нем восьми байтов входной информации а1а а y — à gg на 19 двоичных разрядов (на. вход 14 устройства подается прямой двоичный код величины адвига
"010 011"), Пусть первый байт а,а a s — a ((является самым старшим и сопровождается контрольным разрядом четности k a
1 Ф восьмой байт а, а а 9 — а является самым младшим и сопровождается контрольным разрядом четности k
Сдвиг вправо логический, На первый информационный вход формирователя 1 кода маски поступает уро — 25 вень логической единицы с входа 13 задания направления сдвига устройства, соответствующий выполнению сдвига вправо, а на второй информационный вход формирователя 1 подается значе- 30 ние младших трех разрядов 147 входа
14 задания кода сдвига устройства (в рассматриваемом примере "011"). В соответствии с работой формирователя 1 (табл.l) на его выходах 16 в этом . случае формируется код маски 00000111" который далее поступает на перные входы блоков 2 -2 элемен(9 тов И, на вторые входы которых подаются значения соответствующих байтов 40
10, — 1О входной информации с входа
10 устройства. В результате этого на выходы 17 -17 блоков 2 -2 элемен1 В S тов И передаются только те разряды соответствующих байтов О, -1 01, кото- 45 рые должны быть выдвинуты за границу байтов при выполнении сдвига под управлением младших разрядон кода сдвига, для рассматриваемого случая на .выходах 17„ блока 2„ формируется ре- у1 зультат маскирования "00000a a a((" на выходах 177 блока 2 7 — "0000 а а ц" (c и т.д,, на выходах 1779 блока 2 — результат маскирования "00000а 7a 17((с помощью элементов 3. -3 ИСКЛЮЧАЮЩЕЕ ИЛИ формируются четности выдвигаемых в каждом байте разрядов. Так, на выходе 181 элементов 3 формируется четность Р ь(д = О О+ О Я 0 О+ О О+ ® 0 Q+3 а- ® a: Я аа, на выходе 18 7 1 выл элемента 37 — Р7 = О О+ О 9 0 O+ О O+ ф О Ю a< ® а1 О+ а<6 и т д на вь1хо де 18 элемента 3 формируется четность Р "= 0©0®0®ОО+ОЮ a(,70+a(O+q Коммутатор 7 формирует четность разрядов, вдвигаемых в старший байт (при выполнении логического сдвиГа вправо четность вднигаемых разрядов равна нулю), подключая вход 24 уровня логического нуля устройства к выходу 21 под управлением сигналом входа 1 2 типа сдвига устройства. Поскольку выполняется сдвиг вправо, то на управляющие входы коммутаторов 5,-5(1 поступает уровень логической единицы, под действием которого на выходы 1 9 -1 9g коммутаторов 5 -5> поступают значения четностей выдвигаемых разрядов с выходов 18 187 соответственно (на выход 19, коммутатора 5 поступает значение четко-. 1 сти ндвигаемых в старший байт разря- дов с выхода 21. коммутатора 7). Таким образом, на входы элементов 4 -4 ИСКЛЮЧАЮЩЕЕ ИЛИ поступают три а составляющие: контрольные разряды 111-117 соответствующих байтов с вхо; да 11 контрольных разрядов устройства; четности выдвигаемых из данных байтов разрядов с выходов 181-18 соответственно и четности выдвигаемых разрядов из соседних левых байтов с выходов 1 9 7-1 9 ((соответственно, являющиеся четностями вдвигаемых в соответствие байты разрядов, На выходах 201-20 g элементов 4 4 > формируются предсказанные значения контрольных разрядов байтов при выполнении сдвига под управлением младших разрядов кода сдвига, Так, на выходе 20„элемента 4, формируется контрольнйй разряд К, = К (+1 Р O+ О, на выходе 207 1 РыД элемента 4 — К = К7 (+(P „, ® Р„, и т,д., на выходе 208 элемента 4z — контрольный разряд К" = К Q+ P " Q+ P В блоке 6 сдвига контрольных разрядов под действием управляющих сигналов, поступающих с входа 12 задания типа сдвига устройства, уровня логической единицы, поступающего с входа 13 задания направления сдвига устройства, а также под упранлением старших I ра з р ядов 1 4 „в хода l 4 задания к ода сдвига устройства (в рассматриваемом примере значение трех старших разряl 580368 1О дов равно "010") выполняется сдвиг контрольных разрядов, сформированных на выходах 20! -20> и поступивших на соответствующие информационные входы 5 блока 6, в соответствии с его работой (табл.3). На выходах блока б в рассматриваемом примере формируются следующие контрольные разряды: О, О, К,, п л л л п K» K>, К6, К, К . Эти контРольные разряды, поступающие на выход 15 контрольных разрядов устройства, являются предсказанными четностями результата сдвигателя. Несовпадение хотя бы для одного байта результата jсдвигателя значений его фактической и предсказанной четностей указывает на наличие ошибки либо во входной информации сдвигателя, либо в его аппаратуре. Сдвиг вправо арифметический, В этом режиме устройство работает аналогично предыдущему. Отличие состоит только в том, что коммутатор 7, формируя четность вдвигаемых в стар в 25 ший байт разрядов, подключает выход 23 элемента И 9 под управлением сйгналов с входа 12 типа сдвига устройства к выходу 21 коммутатора. При этом на выходе 23 элемента И 9 формирует- 1О ся признак П, учитывающий четность вдвигаемых единиц при сдвиге отрица- тельного числа (в рассматриваемом примере признак П = а, поскольку выпол— У няется сдвиг вправо и уровень логичес— кой единицы поступает на первый вход элемента И 9, а младший разряд 14 > входа 14 задания кода сдвига устройства, подключенный к второму входу элемента И 9 установлен в единицу). В соответствии с выше указанным на выходе 20„элемента 4, ИСКЛ!ОЧА10ЩЕЕ ИЛИ формируется контрольный разряд Сдвиг вправо циклический, 45 В этом режиме устройство работает аналогично описанному режиму сдвига вправо логического. Отличие состоит в том, что коммутатор 7, формируя четность вдвигаемых в старший байт разрядов, подключает выход 18у элемента 3 ИСКЛЮЧАЮЩЕЕ ИЛИ под управлением сигналов с входа 12 типа сдвига устройства к выходу 21 коммутатора, так как выдвигаемые из младшего байта разряды являются вдвигаемыми в старший байт разрядами при выполнении циклического сдвига вправо под управ— лением младших разрядов кода спвига. В соответствии с в ыше $÷ñа ванным на выходе 20, элемента 4, 1!СКЧ1ЖАЮЩЕЕ ИЛИ формируется контрольный разря;т, 0+) р "! Я р "6 0"3. ! 8 Кроме того, в блоке 6 сдвига контрольных разрядов под управлением сигналов, поступающих с входа 12 задания типа сдвига устройства, уровня логической единицы, поступающего с входа 13 задания направления сдвига устройства „а также под управлением старших разрядов 1 4 входа 14 зада-! ния кода сдвига устройства (в рас-. сматриваемом примере значение трех старших разрядов равно "010"), выполняется сдвиг контрольных разрядов, сформированных на выходах 201-20 и поступивших на соответствующие информационные входы блока 6, в соответствии с его работой (табл.3). В Рассматриваемом примере на выходах блока 6 формируютсч следующие кон— и и и и Tpo Hbie разряды: К7 К &, К1 К. К, К,, К и К . Эти контрольные разл п, п л ряды, являющиеся предсказанными ч е тностями результата сдвигателя, поступают на выход 15 контрольных разрядов устройства. Сдвиг влево логический. На управляющий вход фоомирователя ! кода маскг поступает уровень логи— ческого нуля с входа 13 задания направления сдвига устройства, соответствующий выполнению сдвига влево, а на информационные входы формирователя 1 подается значение младших трех разрядов 14 входы 14 задания кода .сдвига устройства (в Рассматриваемом примере "011") . В соответствии с работой формирователя 1 (табл. 1), на его выходах 16 в этом случае формируется код маски "11100000", который далее поступает на первые входы блоков 2„— 2 элементов И, на вторые входы которйх подаются значения соответствующих байтов 1 О,-1 0 входной информации с входа 10 данных устройстства. В результате "òîãî для рассматриваемого случая на выходах 17, блока 2 формируется результат маскиро-! вания "а.а а 00000", на выходах 177 блока 2 — "а а „а „00000" и т. д., на выходах 17 g блока 2 — результат маскирования "а57аy!!а -,OGOGO". Далее, на основании Результатов маскирования, полученных н» выходах 17„ — 17, формируются четности выдвигаемых в каждом байте разрядов с поl 580368 12 мощью элементов 3, -3 ИСКЛЮЧАЮ1ЦЕЕ ИЛИ. Так, на выходе 18, элемента 3, сь| формируется четность P = a,9à ® И аз О+. ОО+О<+ ОЮО(+30, на выходе 18 эле g b(A МеНТВ 32 четность P 1 = -а @а10 О+а!1® Q+ ПО+ ОО+ ОО+ОО+О, и т, д., на выходе 18 бь(4 элемента 3 — четность Г = а Яа 9 О+ а 90(УОQ+О g+О Q+0. Коммутатор 8 формирует четность разрядов, вдвигаемых в младший байт (при выполнении логического и арифметического сдвигов влево четность вдвигаемых разрядов равна нулю), подключая вход 24 уровня логического нуля устройства к выходу 22 под управлением сигналов с входа 12 задания типа сдвига устройства. Поскольку выполняется сдвиг влево, то на управляющие входы коммутаторов 5, -5 поступает уровень логического нуля, под действием которого на выходы 19 — 19 коммутаторов 5 — 5 поступают значения четностей выдвигаемых разрядов с выходов 18 <-18 соответственно (а на выход 9 коммутатора 5 25 поступает значение четности вдвигаемых в младший байт разрядов с выхода 22 коммутатора 8). Таким образом, на входы элементов 4 — 4 ИСКЛЮЧАЮЩЕЕ ИЛИ поступают три 3р 8 составляющие: контрольные разряды 11, -11 соответствующих байтов с входа 11 устройства; четности выдвигаемых из данных байтов разрядов с выходов 181-18 соответственно и четности выдвигаемых разрядов из соседних правых байтов с выходов 19 -19 соот1 ветственно являющиеся четностями вдвигаемых в соответствующие байты разря- " дов . На выходах 20,-20 элементов 40 4,-4 формируются предсказанные зна1 -чения контрольных разрядов байтов при выполнении сдвига под управлением младших разрядов кода сдвига. Так, на выходе 20„ элемента 4> формируется контрольный разряд К, = K„ Q+ Р, O+ и аь!Д + Р ", на выходе 201 элемента 4 — де 20„элемента 4-, — контрольный разряд K" К О+Р-," О+P> ", на выходе 20 ем н а 4 — K" K О+ P "® О. В блоке 6 сдвига контрольных разрядов под действием сигналов, поступающих с входа 12.задания типа сдвига устройства, уровня логического нуля, 55 поступающего с входа 13 задания направления сдвига устройства, а также под управлением старших разрядов 14, входа 14 задания кода сдвига устройства (в рассматриваемом примере зна— чение старших трех разрядов равно "01О") выполняется сдвиг контрольных разрядов, сформированных на выходах 20 -20 и поступивших на соответству1 3 ющие информационные входы блока 6, в соответствии с его работой (табл.3) . В рассматриваемом примере на выходах блока 6 формируются следующие контрольные разряды: К, К, К, К,, К К, О, О, Эти контрольйые разряды, являющиеся, предсказанными четностями результата сдвигателя, поступают на выход 15 контрольных разрядов устрой— ств а. Сдвиг вправо арифметический, В этом режиме устройство работает точно так же, как и в предыдущем режиме, и для тех же данных формируются те же значения предсказанных четностей результата сдвигателя. Сдвиг влево циклический, В этом режиме устройство работает аналогично описанному режиму сдвига влево логического. Отличие состоит в том, что коммутатор 8, формируя чет-: ность вдвигаемых в младший байт разрядов, подключает выход 18 элемента 3 ИСКЛЮЧАЮЩЕЕ ИЛИ под управлением сигналов с входа 12 задания типа сдвига устройства к выходу 22.коммутатора, так как выдвигаемые из старmего байта разряды являются вдвигаемыми в младший байт разрядами при выполнении сдвига влево циклического под управлением младших разрядов кода сдвигу, В соответствии с вышеуказанным на выходе 20> элемента 4 ИСКЛЮЧА10ЩЕЕ ИЛИ формируется контрольный и вид ЬЫД разряд К = Кр ЯР ОР1 ! Кроме этого, в блоке 6 сдвига кон— тропьных разрядов под управлением сигналов, поступающих с входа 12 за— дания типа сдвига устройства, уровня логического нуля, поступающего с вхо— да 13 задания направления сдвига устройства, а также под управлением старших разрядов 14 входа 14 задания 1 кода сдвига устройства (в рассматривАемом прим е р е знач ение трех старших разрядов равно "010"),выполняетсяг сдвиг контрольных разрядов, сформированных на выходах 20 -20 и поступив— 1 5 ших на соответствующие информационные входы блока 6, в соответствии с его работой (табл. 3) . В рассматриваемом примере на выходах блока 6 формируют1 580368 14 ся следующие контрольные разряды: n n и п и л и и К3 ü K ý Kgэ K6 þ K 7ý Ks» K„ К . контрольные разряды, являющиеся предсказанными четностями результата сдви- 5 гателя, поступают на выход 15 контрольных разрядов устройства. Формула изобретения 1р Устройство для предсказания четности результата сдвигателя, содержащее формирователь кода маски, два ком— мутатора, элемент И и группу блоков 15 элементов И, причем первый и второй входы элемента И подключены соответственно к младшему разряду входа задания кода сдвига устройства и старшему разряду информационного входа устройства, разряды выхода формирователя кода маски соединены с первым входом первого блока элементов И группы, о тлич ающе е с я тем, что, с целью повышения до с тов е рно с ти контроля устройства, в него введены группа коммутаторов, две группы элементов ИСКЛЮЧАЮЩЕЕ ИЛИ и блок сдвига контрольных разрядов, причем вход задания направления сдвига блока сдвига 30 контрольных разрядов, третий вход элемента И и первый информационный вход формирователя кода маски подключены к входу задания направления сдвига устройства, разряды байтов информа-15 ционного входа устройства подключены к вторым входам соответствующих блоков элементов И группы, разряды выхода формирователя кода маски соединены с первьии входами соответствующих бло- 4р ков элементов И группы, выход i-го блок а элем ентов И r р уппы со единен с соответствующим входом i-ro элемента ИСКЛЮЧАЮЩЕЕ ИЛИ первой группы, выход которого соединен с первьи входом 45 i-го элемента ИСКЛЮЧАЮЩЕЕ ИЛИ второй группы (1 4 i m где m — число блоков И в группе), выход которого соединен с i-м информационным входом блока сдвига контрольных разрядов, информационный выход которого является выходом контрольных разрядов устройства, выход элемента И соединен с первым информационным входом первого коммутатора, второй и третий информационные входы которого соединены соответственно с шиной нулевого потенциала устройства и выходом последнего элемента ИСКЛЮЧАЮЩЕЕ HJIH первой группы, первый и второй информационные входы второго коммутатора соединены соответственно с шиной нулевого потенциала и выходом .первого элемента ИСКЛЮЧАЮЩЕЕ ИЛИ первой группы, выход первого коммутатора соединен с первым информационным входом первого коммутатора группы, выход каждого j-го элемента ИСКЛЮЧАЮЩЕЕ ИЛИ первой группы соединен с первым информационным входом (j+1)-го коммутатора группы (1 < j ЛЮЧАЮЩЕЕ ИЛИ второй группы, третьи входы которых образуют группу входов контрольных разрядов устройства, младшие разряды входа задания величины сдвига устройства подключены к второму информационному входу формирователя кода маски, старшие разряды входа задания кода сдвига устройства подключены к входу задания кода вели" чины сдвига блока сдвига контрольных, разрядов ., ) 580368 Таблица! Информационные входы формнро= вателя 1 (младшне разряды 14 входа 14) Выходы 16 формнрователя 1 164 t 6 к 164 161 16, 16з 1бь 000 О О О О О О О О О О О О, 001 О 0I 0 О 011! О О t.01 1!О О 000 О О О О 001.01 О О О О О О 1 1 1 О!1 1 1 100 1 1 1 1 1 I 1 1 l 0I 1 1 I10 О 1 1 Таблнца2 Выходы 16 формирователя 1 Информационные входы формирователя 1 (младшие разряды 141 входы 14 кода сдвига устройства) 16, 16! 6с E6.! 6ь 000 О О О О О О О О R О О О 001 OlО 011 100 101 I l O R н и е: В и R — прямой и инверсный уровни логического сигнала, установленного на управляющем входе формирователя 1 (на входе 13 направления сдвига устройства) Примеча Управляющий вход формирователя 1 (вход 13 направления сдвига устройства) 0 О 1 О 1 l 1 I 1 1 I 1 1 1 О О О О О О 1 О 1 1 1 I I 1 О, О О О О R О О R R R R, ° 1 1 1 1 1 1 1 1 О О О О 1 0 О О О 1 1 1 18 1 580368 Таблица 3 Тип сдвига (вход 12) Направление сдвига (вход 3) Выходы блока 6 Старшие разряды ко— да сдвига (старшие 15 15 15в 15 15 151 15 разряды 14 вхо1 да 14) Иl И2 ИЗ И4 И5 Иб И7 И8 0 (влево) 000 Циклический И2 ИЗ И4 И5 Иб ИЗ И4 И5 Иб И7 И4 И5 Иб И7 И8 И5 Иб И7 И8 Иl Иб И7 И8 Иl И2 И7 И8 Иl И2 ИЗ И8 Иl И2 ИЗ И4 (влево) Лог ичес- 0 кий и арифметический И4 И5 Иб И5 Иб И7 Иб И7 И8 И7 И8 P И8 P P P P P P P P P P P 1 (вправо) Циклич еский Логичес- 1 (впракий и во) арифметичес-. кий И4 И5 Иб И7 И8 ИЗ И4 И5 Иб И7 И2 ИЗ И4 И5 Иб Иl И2 ИЗ И4 И5 P Иl И2 ИЗ И4 P P Иl И2 ИЗ P P P Иl И2 P P Р P И! е. И; — информация íà 1-м информационном входе блока 6; P = 0 при формировании контрольных разрядов по четности; P = 1 при формировании контрольных разрядов по нечетности. Примечани 001 Ol 1 101 111 001 011 101 ill 001 0! 0 011 101 111 001 011 l Ol 111 Иl И2 ИЗ И2 ИЗ . И4 ИЗ И4 И5 И4 И5 Иб И5 Иб И7 Иб И7 И8 И7 И8 P И8 P P Иl И2 ИЗ И8 Иl И2 И7 И8 Иl Иб И7 И8 И5 Иб И7 И4 И5 Иб ИЗ И4 И5 И2 HÇ И4 Иl И2 ИЗ P Иl И2 P P Иl Р P P P P P P P P P P P P P P И4 ИЗ И2 Hl И8 И7 Иб . И5 И5 И4 ИЗ И2 Иl И8 И7 Иб И7 И8 И! И2 ИЗ И4 И5 Иб И5 И4 ИЗ И2 Иl И8 И7 И8 Hl Иl И2 И2 ИЗ ИЗ И4 И4 И5 И5 Иб Иб И7 И7 И8 И8 P P P P P P P P P P P P P И7 И8 Иб И7 И5 ИБ И4 И5 ИЗ И4 И2 ИЗ Иl И2 И8 Иl
