Аналоговый декодер расширенного кода голея

 

Изобретение относится к вычислительной технике. Его использование в системах передачи дискретной информации позволяет повысить помехоустойчивость. Декодер содержит мультиплксоры 1,2, сдвиговые регистры 3,4 информации и надежностей , блок 5 управления, блок 6 дешифрации, блок 14 выделения максимума и коммутатор 16. Благодаря введению блоков 7,8 дешифрации, сумматоров 9-11 по модулю два, блока 12 дискретных декодоров, блока 13 вычисления степеней сходства и блока 15 регистров в декодере осуществляется исправление всех конфигураций ошибок среди символов с восемью наименьшими надежностями. 4 з.п.ф-лы, 6 ил.

СОЮЗ СОВЕТСНИХ

СОЦИАЛИСТИЧЕСКИХ

РЕСПУБЛИК (g1)„- Н 03 М 13/02

ГОСУДАРСТВЕННЫЙ КОМИТЕТ

ПО ИЗОБРЕТЕНИЯМ И ОТКРЫТИЯМ

ПРИ ГКНТ СССР

Г

ОПИСАНИЕ ИЗОБРЕТЕНИЯ i :.:

Н АВТОРСКОМУ СВИДЕТЕЛЬСТВУ (21) 4414087/24-24 ,(22) 25.04.88 (46) 23.07.90. Бюл. № 27 (71) Ленинградский электротехнический институт связи им. проф. И.А.БончБруевича (72) В.В.Гинзбург, А.А.Захаров и А.С.Наумов (53) 621.394, 14 (088.8) (56) 1ЕЕЕ Transactions on Communications. 1981, ¹ 5, v, СОМ-29, 909911 °

Радиотехника. 1983, ¹ 5, т.38, с.85-86.

Колесник В.Д., Мирончиков Е.Т, Декодирование цик.... еских кодов.

H. Связь, 1968, с.85-86.

Авторское свидетельство СССР № 1401614, кл. Н 03 M 13/02, 1986.

2 (54) АНАЛОГОВЬП ДЕКОДЕР РАСИ111РЕННОГО

КОДА ГОЛЕЯ (57) Изобретение относится к вычислительной технике. Его использование в системах передачи дискретной информации позволяет повысить помехоустойчивость. Декодер содержит мультиплексоры 1,2, сдвиговые регистры 3,4 инФормации и надежностей, блок- 5 управления, блок 6 дешиг, оа.:ип, блок 14 выделения максимума и коммутатор 16.

Благодаря введению блоков 7,8 дешифрации, сумматоров 9-11 по модулю два, блока 12 дискретных декодеров, блока . 13 вычисления степеней сходства и блока 15 регистров в декодере осуществляется исправление всех конфигураций ошибок среди символов с восемью наименьшими надежностями, 4 s.u. ф-лы, 6 ил.

1580566

Изобретение относится к вычислительной технике и может быть использовано в системах передачи дискретной информации.

Цель изобретения — повышение помехоустойчивости.

На фиг.1 приведена блок-схема предлагаемого декодера; на фиг.2 - выполнение. блока дешифрации; на фиг.3— выполнение- блока вычисления степеней сходства и блока выделения максимума, на фиг.4 — выполнение блока управления; на фиг.5 — принцип инвертирования символов принимаемого ко" да, на фиг.б — диаграммы управляющих сигналов.

Декодер содержит первый 1 и второй

2 мультиплексоры, сдвиговые регистры информации 3 и надежности 4, блок 5 управления, первый - третий блоки б — 8 дешифрации, первый — третий сумматоры 9 — 11 по модулю два, блок 12 дискретных декодеров, блок 13 вычисле..ния степеней сходства, блок 14 выде- 25 ления максимума, блок 15 регистров и коммутатор 16. Декодер содержит также тактовый вход 17, вход 18 обнуления,. информационный вход 19 и вход 20 надежности.

ЗО

Надежности символов расширенного кода Голея представлены в видев-раз, рядных двузначных чисел, поэтому сдвиговый регистр надежности имеет двадцать четыре m-z разряда.

Блок 6 (7,8) дешифрации содержит (фиг.2) группы 21 узлов сравнения, дешифратор 22 и регистр 23 результата. На фиг.2 обозначены информационные входы 24, вход 25 разрешения за- 0 писи и вход 26 сдвига. В каждой группе 21 осуществляется сравнение соответствующей надежности со всеми последующими вплоть до (24-r)-й. где г — число наименьших из двадцати четырех надежностей. Для блока б z=2„ для блока 7 r†=, для блока 8 r=8, Дешифратор 22 содержит двадцать четыре пары сумматор — компаратор, на выходе каждой из которых появляет50 ся единица, если составляющая надежность (подаваемая на первые входы узлов соответствующей группы 21) входит в число r наименьших надежностей.

Блок 13 вычисления степеней сход55 ст ва содержит (фиг . 3) п ер вый — ч етвертый ключевые элементы 27 и первый — четвертый сумматоры-накопители 28. Блок 14 выделения максимума содержит первый — шестой узлы 29 сравнения, дешифратор 30 и буферный регистр 3 1.

Блок 13 содержит информационные

32 и управляющие 33 входы и вход 34 обнуления, а блок 14 — вход 35 разрешения записи. Блок 12 дискретных декодеров содержит четыре декодера кода Голея, блок 15 регистров - четыре двадцатитрехраэрядных сдвиговых регистра для хранения результатов декодирования на время вычислений в блоках 13 и 14.

Блок 5 управления содержит (Фиг.4) делители частоты на двадцать четыре

36, на двадцать три 37 и на четыре 38; дешифратор 39, элемент ИЛИ-НЕ 40, первый — третий элементы 41-43 ЗАПРЕТ, элемент ИЛИ 44 и первый — шестой элементы И 45-50.

На фиг,5 стрелками отмечены символы, инвертируемые в процессе работы аналогового декодера (предлагаемого и известного) ° Смысл инвертирований заключается в попытке исправить заранее некоторые из ошибок, Например, во втором из векторов ошибок инвертируются два наименее надежных символа.

Если в этих символах действительно произошли ошибки, то кратность исправляемых ошибок увеличивается до пяти .(три ошибки в любом месте вариационного ряда исправляются при алгебраическом декодированиф

На фиг.б обозначено. а — сигнал обнуления на входе 18, б — тактовые импульсы на входе 17, в-и — сигналы на выходах 51.1 — 51.7 блока 5 управления.

Работа декодера происходит в два этапа.

На первом этапе на выходы первого

1 и второго 2 мультиплексоров поступают сигналы с входов 19 и 20 и в течение 24 тактов в регистр 4 записываются надежности принимаемого кодового слова, а в регистр 3 — результаты демодуляции символов этого слова. На втором этапе входы мультиплексоров 1 и 2 переключаются, в блоках 6-8 опредсляются номера двух, пяти и восьми наименьших надежностей и результаты вычислений в этих блоках записываются в их регистры 23.

Затем в течение 24 тактов эти результаты последовательно выталкиваются на выходы блоков 6 — 8 и, благодаря сумматорам 9 — 11 по модулюя. два, 1580566 происходит инвертирование двух, пяти и трех символов принятой комбинации (фиг.5). Четыре полученных набора (первый — без инвертирования) поступают на соответствующие входы четырех дискретных декодеров блока 12 °

Затем четыре результата декодирования поступают на четыре сдвиговых регистра блока 15 и в блок 13, где производится вычисление степеней сходства этих результатов, после чего в блоке 14 осуществляется выбор результата с наибольшей степенью сходства.

Влагодаря коммутатору 16 этот результат поступает на выход декодера, после чего декодирование завершено.

Для достижения асимптотической помехоустойчивости оптимального аналогового декодера необходимо, чтобы при переборе учитывались возможные конфигурации векторов ощибок, ненулевые компоненты которых .имеют номера ряда не более чем восьми номеров наименьших надежностей. На фиг.5 изображен вариационный ряд надежностей, т.е. результат их расстановки . в порядке возрастания. Номер надежности в вариационном ряду называется рангом. Ниже стрелками отмечены составляющие, инвертируемые в известном декодере, еще ниже — в предлагаемом декодере, для примера отмечена конфигурация вектора ошибок веса "4", . которая не может быть учтена в известном.декодере. В результате перебора на ЭВИ всех 2 =256 различных конфигураций векторов ошибок установ» лено, что в предлагаемом декодере исправляются все конфигурации ошибок среди символов с восемью наименьшими надежностями, а в известном декодере

88 из них не могут быть учтены. Вероятность появления именно таких конфигураций векторов ошибок наибольшая, так как ошибка чаще происходит в наименее надежных символах. Следовательно, помехоустойчивость предлагаемого декодера по сравнению с известным увеличивается.

Формула изобретения

1. Аналоговый декодер расширенного кода Голея, содержащий первый мультиплексор, первый информационный вход которого является информационным входом декодера, выход первого мультиплексора соединен с информационным .

10 !

50 шифрации подключены к первым входам одноименных сумматоров по модулю два, выход второго блока дешифрации соединен с первым входом второго сумматора по модулю два и вторым входом третьего сумматора по модулю два, третий вход которого объединен с вторыми входами первого и второго сумматоров по модулю два и первым информационным входом блока дискретных декодеров и подключен к выходу сдвигового регистра информации, выходы первого — третьего сумматоров по модулю два соединены соответственно с вторым — четвертым информационными входами блока дискретных декодеров, выходы которого подключены к информационным входам блока регистров и управляющим входам блока вычисления степеней сходства, информационные входы и выходы которого подключены входой сдвигового регистра информации, выход которого подключен к второму информационному входу первого мультиплексора, второй мультиплексор, первые информационные входы которого являются входами надежности декодера, выходы второго мультиплексора соедиФ ны с информационными входами сдвигового регистра надежностей, последовательные выходы которого подключены к вторым информационным входам второго мультиплексора, параллельные выходы сдвигового регистра надежности соединены с информационными входами первого блока дешифрации, блок выделения максимума, коммутатор, блок управления, тактовый вход и вход обнуления которого являются соответственно входом синхронизации и входом обнуления декодера, первый выход блока управления подключен к управляющим входам мультиплексоров, о т л и ч аю шийся тем, что, с целью повышения помехоустойчивости, в декодер введены первый и третий сумматоры по модулю два, блок вычисления степеней сходства, блок дискретных декодеров, блок регистров и второй и третий блоки дешифрации, информационные входы ко. торых соответственно объединены и подключены к параллельным выходам сдвигового регистра надежности, второй и третий выходы блока управления соединены соответственно со входами разрешения записи и .входами сдвига первого — третьего блоков дешифрации, выходы первого и третьего блоков де1580566 соответственно к последовательным выходам сдвигового регистра надежностей и информационным входам блока выделения максимума, четвертый - седьмой выходы блока управления соединены соответственно с тактовыми входами блока дискретных декодеров и блока регистров, входом обнуления блока вычисления степеней сходства и входом пазрешения записи блока выделения ь аксимума, выходы которого и выходы

1 лока регистров подключены соответственно к управляющим и информационным входам коммутатора, выход которого является выходом декодера.

2. Декодер по п.1, о т л и ч аю шийся тем, что блок дешифрации содержит первую - (24-1)-ю группы узлов сравнения -(г=2, 5, 8 — число наименьших надежностей), дешифра тор и регистр результата, первые вхомацы первого — (24-i)-го узлов сравне ния (i=1,24-r) i-й группы объединены

:со вторыми входами k-го узла сравне- 25 ния (k--1, i-1) (i-k)-й группы и являются i-ми информационными входами блока, вторые входы (24-r+i)-го— (24-i)-го узлов сравнения всех групп соответственно объединены и являются 3() (24-r+1)-ми двадцать четвертыми информационнымИ входами блока, выходы всех узлов сравнения всех групп подключены к соответствующим входам дешифратора выходы которого соединены 35 с установочными входами соответствующих разрядов регистра результата, вход разрешения записи, вход сдвига и выход которого являются одноименными входами и выходами блока. 40

3. Декодер по п.1, о т л и ч а— ю шийся тем, что блок вычисления степеней сходства содержит первый— четвертый сумматоры-накопители и первый — четвертый ключевые элементы, информационные входы которых соответственно объединены и являются соответствующими информационными входами блока, управляющие входы первого — четвертого ключевых элементов являются соответствующими управляющими входами блока, выходы ключевых элементов соединены с информационными входами одноименных сумматоров накопителей входы обнуления которых объединены и являются входами обнуления блока, выходы первого — четвертого сумматоров-накопителей являются соответственно первыми - четвертыми выходами блока.

4. Декодер поп.1, отличаю шийся тем, что блок выделения максимума содержит первый — шестой узлы сравнения, дешифратор и буферный регистр, первые входы первого - третьего узлов сравнения соответственно объединены и являются первыми информационными входами блока, вторые входы первого и .первые входы четвертого и пятого узлов сравнения соответственно объединены и являются вторыми информационными входами блока, вторые входы второго и четвертого и нервые входы шестого узлов сравнения соответственно объединены и являются третьими информационными входами блока, вторые входы. четвертого — шестого узлов сравнения соответственно объе динены и являются четвертыми информационными входами блока, выходы первого — шестого узлов сравнения соединены с соответствующими входами дешифратора, выходы которого подключены к установочным входам соответствующих разрядов буферного регистра, вход разрешения записи и выходы которого являются соответственно входом разрешения записи и выходами блока.

5. Декодер но п.1, о т л и ч а— ю шийся тем, что блок управления содержит делитель частоты на двадцать четыере, делитель частоты на двадцать три, делитель частоты на четыре, дешифратор, элемент ИЛИ-НЕ, элемент

ИЛИ, первый — третий элементы ЗАПРЕТ и первый — шестой элементы И, входы обнуления делителей частоты на двадцать четыре и на четыре объединены. и являются входами обнуления блока, счетные входы делителей частоты на двадцать четыре и на двадцать три объединены с запрещающим входом первого и разрешающим входом второго элементов ЗАПРЕТ и с первыми входами второго и шестого элементов И и являются тактовым входом блока, выходы разрядов делителя частоты на двадцать четыре соединены с входами элементов

ИЛИ-НЕ, выход которого подключен к входу обнуления делителя частоты на двадцать три и разрешающему входу первого элемента ЗАПРЕТ, вьиод которого подключен к первым входам первого и пятого элементов И, выход делителя

1580566

10 частоты на двадцать три соединен с вторым входом шестого элемента И и запрещающим входом второго элемента

ЗАПРЕТ, выход которого подключен к

5 разрешающему входу третьего элемента

ЗАПРЕТ и первым входам третьего и четвертого элементов И, выходы которых соединены с входами элемента ИЛИ, выход переполнения делителя частоты на двадцать четыре подключен к счетному, входу делителя частоты на четыре, выходы которого соединены с входами дешифратора, первый выход которого подключен к запрещающему входу третьего элемента ЗАЛРЕТ и является первым выходом блока, второй выход дешифратора соединен со вторыми входами первого — третьего элементов И, третий выход дешифратора подключен к второму входу пятого элемента И, четвертый выход дешифратора соединен с вторым входом четвертого и третьим входом шестого элементов И, выходы первого, второго элементов И, третьего элемента ЗАПРЕТ, элемента ИЛИ, пятого и шестого элементов И являются соответственно вторым - седьмым выходами блока.

1530566

Фиг. 3

1580566

8ариа цижгый pad

I ill

1гзе В ВЮЮ Ze

Составитель О.Ревинский

Техред Л.Серд.окова Корректор И. Муска

Редактор И. Горная

Заказ 2023 Тираж 662 Подписное, ВНИИПИ Государственного комитета по изобретениям и открытиям при I KHT CCCp

113035, Иосква, Ж-35, Раушская наб., д. 4/5

Производственно-издательский комбинат "Патент", г. Ужгород, ул. Гагарина, 101