Мультиконвейерный делитель

 

Изобретение относится к вычислительной технике и микроэлектронике и предназначено для деления M-пар N-разрядных чисел в мультиконвейерном режиме. Цель изобретения - повышение быстродействия. Делитель содержит матрицу вычислительных ячеек, матрицу элементов задержки и сумматор по модулю два. Каждая вычислительная ячейка содержит четыре триггера 10 1 - 10 4, сумматор по модулю два 12, элемент НЕ 11 и одноразрядный сумматор 13. Быстродействие делителя определяется в основном длительностью переходного процесса вычислительной ячейки. Делитель целесообразно реализовать на основе СБИС вследствие его структурной однородности. 3 ил.

СОЮЗ СОВЕТСКИХ

СОЦИАЛИСТИЧЕСКИХ

РЕСПУБЛИК (51)5 G 06 F 7/52

ОПИСАНИЕ ИЗОБРЕТЕНИЯ

К А ВТОРСНОМУ СВИДЕТЕЛЬСТВУ

ГОСУДАРСТВЕННЫЙ КОМИТЕТ

ПО ИЗОБРЕТЕНИЯМ И ОТКРЫТИЯМ

ПРИ ГКНТ СССР (21) 4415775/24-2 4 (22) 26.04.88 (46) 23.08.90. Бюл, N 31 (72) А.Н. Бондарь, А.В. Демидов, В.Г..Гриневич, A.Н. Семашко и M.À. Ме««тюк (53) 681.325 (088.8) (56) Авторское свидетельство СССР

Р !164699, кл, G 06 F 7/52, 1985.

Шило В.Л. Популярные цифровые микросхемы. /Справочник . — М,: Радио и связь, 1987.

Евдокимов В.Ф, Стасюк А.И. Параллельные вычислительные структуры на основе разрядных методов вычислений; — Киев. . Наукова думка, 1987, с. 52 рис. 4.

„,SU„„1537499 А 1

2 (54) МУЛЬТИКОНВЕЙЕРНЫЙ ДЕЛИТЕЛЬ (57) Изобретение относится к вычислительной технике и микроэлектронике и предназначено для деления m пар и-разрядных чисел в мультикон.вейерном режиме. Цель изобретения— повышение быстродействия, Делитель содержит матрицу вычислительных ячеек, матрицу элементов задержки и сумматор по модулю два. Каждая вычислительная ячейка содержит четыре триггера 10 -10 « сумматор по модулю два 12, элемент HE 11 и одноразряд" ный сумматор 13. Быстродействие делителя определяется в основном длительностью переходного процесса вычислительной ячейки. Делитель целесообразно реализовать на основе

СВИС ледствие его структурной ности. 3 ил.

15877(99

40 где 1 — номер разряда частного (1=1, 55 й, при l=l получаем старший разряд частного);

n — количество разрядов операндов;

Изобретение относится к вычислительной технике и микроэлектронике и предназначено для деления m nap и-разрядных чисел в мультиконвейер5 ном режиме.

Цель изобретения — повьппение быстродействия.

На фиг.1 представлена функциональная схема мультиконвейерного m nap и-разрядных чисел, на фиг.2 — функциональная схема вычислительной ячей.ки; на фиг.3 — временная диаграмма синхронизирующих, входных и выходных информационных сигналов для случая когда количество разрядов операндов

n — четное.

Мультиконвейерный делитель (фиг.1) содержит матрицу из n(n + 1) вычислительных ячеек 1, матрицу иэ (n+I) (n-1) элементов 2 задержки, сумматор 3 по модулю два, (и+1) — разрядные информационные входы делителя 4 и делимого 5 делителя, вход

6 синхронизации делителя, перпый 7 25 и второй 8 управляющие входы делителя, (n + 1)-разрядный выход 9 результата делителя. Каждая вычислительная ячейка (фиг.2) содержит четыре однотипных триггера 10(-104 ýëåìåêò НЕ

11, сумматор.12 по модулю два, одноразрядный сумматор 13, входы 14-18 вычислительной ячейки и выходы 19-23 вычислительной ячейки, Работа мультиконвейерного делителя п-разрядных чисел описывается алгоритмом, который получен иэ зависимости

Х- ZY =О, где Х - делимое, Y — делитель;

Z — частное, учитывая, что м и

Х =,Е2 х;; =, г ;;

1 — -1 ;=(Z =,- 2 Z, ) = 1 получим алгоритм функционирования делителя: — 50

2 < - Р(Х (Р(:Е((Z,,Ю „„; ) + (=! 1=(+ Р + Н ))))

»-1,1 1 (,1-!

Я вЂ” операция сложения по модупю два;

Р— оператор, обозначающий функцию переноса, Н вЂ” оператор, обозначающий функцию суммы;

Р, = Р((Е„ -,О+»„...) + Р; (+

I

Н1-(, ()»

Н; — Н((1 P+Y ) + P

+ Н;,,);

)1 причем о = 1 Yî = 0» X(Y; при j = О (i = l n+1),Н „„ = Х Х 0

О,ВФ(-! при =О (j =О,п), Н„ =О, Р„

Е1(В статическом режиме мультиконвейерный делитель ожидает поступления пар чисел для деления, при этом в делителе никаких преобразований не происходит, начальных установок делитель не требует.

Делитель имеет два динамических режима работы; рабочий, в котором производится деление операндов, поступающих на входы делителя и делимого делителя, при этом на первый управляющий вход (7) делителя подают нулевой сигнал, а на второй управляющий вход (8) делителя подают единичный сигнал, с информационного выхода делителя снимают результат деления операндов, диагностический,в котором на информационные входы делителя и делимого подают контрольные операнды, при этом на первый и второй управляющие входы подают поочередно нулевые и единичные сигналы, что позволяет по результатам, полученным на информационном выходе делителя, определить его работоспособность.

Наличие входов управления делителя позволяет значительно сократить количество диагностических тестов и достичь полной однородности вычислительных ячеек, Работа делителя в динамическом рабочем режиме начинается сразу после подачи на входы делителя сигналов в соответствии с временной диаграммой, изображенной на фиг.3 при этом на входы первых разрядов делителя и делимого делителя (входы 4, и 5(соответственно) подают в любом такте временной диаграммЫ знаки соответственно делителя С и делимого С» для

1587499 6 чить время обновления входной информации вычислительной ячейки еще в два раза, т.е. длительность такта и равна длительности импульса синхрони5 зации. например первой пары С, и Сy ) в

I Х„f первом т ак т е, в то рой и ары чис ел соо тветственно С„ и C„ B третьем такте и д2 т.д. в и+1-м такте соответственно знак п делителя С .и делимого С n — + 1-й па I,— + 1 х,-1 2, ры;на входы вторых, третьих,...,k-x, ...,n+1-х разрядов делителя (входы 4, 1

431 ., 4„+,) H öåëHMoão входы 52, 5З, .. °,5„,) подают в соответствии с временной диаграммой в соответствующих тактах значения и-х (младших), п-1, ...,k-x, I-x разрядов соответственно делителя (У„, ) и делимого (Х„ )

m-й пары (m = l скат 1 k = п,l), Синх- ронизирующие сигналы подают на вход б синхронизации делителя, знаки

1 частных первой, второй... — + I-й, ...,m-й пар чисел выдаются в конце каждого такта, в котором они поступили на сумматор по модулю два в первом разряде информационного выхода 9 делителя. Первый,. второй,...,n-й разряды частного первой пары выдаются соответственно на второй, третий,..., п+1-й разряды информационного выхода делителя (выходы 9119,...,9„„) соответственно в п+I-м, 2(n+1)-м, ...,n(n+I)-м тактах, для второй пары соответственно в п+2, 2(n+1)+1;

3(п+1)+I,...,n(n+1)+1 тактах, для третьей в n+3; 2)п+1)+2; 3(п+1)+2,..., п(п+1)+2 тактах, для тп-й пары первый, второй, третий.. .,n-й разряды частного. выдаются на соответствующие раз-. ряды информационного выхода делителя соответственно в (n+I)+(m-l), 2(n+1)+(m-l),...,n(n+I)+(m-l) тактах. Каждый элемент задержки обеспечивает задержку сигналов, поступающих от соответствующих вычислительных ячеек на его. первый и второй входы соответственно на и+1 и n+2 такта, что позволяет сократить время обновления входной информации каждой вычислительной ячейки до одного такта, равного периоду повторения синхронизирующих импульсов, но поскольку на следующую в этом же столбце вычислительную ячейку поступают инвертированные предыдущей вычислительной ячейкой синхронизирую-. щие импульсы, то это позволяет увелиФормула изобретения

Мультиконвейерный делитель, содержащий матрицу из (п+1) и вычислительных ячеек и (n-разрядность операндов) каждая из которых содержит одноразрядный сумматор и сумматор по модулю два, выход которого соединен с первым информационным входом одноразрядного сумматора, о т л и ч а ю щ и йс я тем, что, с целью повышения быстродействия, в него введены матрица из (n+1) (и-I) элементов задержки и сумматор по модулю два, а каждая вычислительная ячейка дополнительно содержит четыре триггера и элемент НЕ, причем в каждой вычислительной ячейке матрицы информацион25 ные входы первого, второго, третьего и четвертого триггеров соединены соответственно с первым, вторым, третьим и четвертым входами вычислительной ячейки, пятый вход которой

30 соединен с синхровходами всех триггеров и элемента НЕ, выход которого соединен с первым выходом вычислительной ячейки, второй и третий выходы которой соединены соответственно с выходами суммы и переноса одноразрядного сумматора, второй и третий информационные входы которого соединены соответственно с выходами третьего и четвертого триггеров, выходы пер4Q вого и второго триггеров соединены соответственно с первым и вторым информационными входами сумматора по модулю два и четвертым и пятым выходами вычислительной ячейки, первый вход

45 (i,l)-й вычислительной ячейки матрицы соединен соответственно с информационным входом i-ro разряда делителя (i = I,...,n), информационный вход i-го разряда делимого делителя

5О соединен соответственно с третьим входом (i+1 1)-вычислительной ячейки матрицы, первый управляющий вход делителя соединен с третьим входом (1.,i)-й вычислительной ячейки матри55 цы, 1587499

»л.!

5, .! 9г

I --«1» "°

1 2 5 гу ю 6 2 гг-г

2syn

Уа»>! У n>g У

ln n> г п>

>n n>

Ул>,»lг>г Ул-» У»,n Ул>,n>l

Ул л> n>J

>>

2 (гЗ (lg, n >I У,, -72>g гг >у

У>, »Я>г,." 2 У> "> >3 ,»

2 г Z

Составитель Е. Мурзина

Редактор H. Яцола Техред М.Дидык Корректор С.. Черни

Заказ 2420 Тираж 566 Подписное

ВНИЪ1ПИ Государственного комитета по изобретениям и открытиям при Г!ЛГТ С СР

113033, Иоскн», iK-33, Раушская наб., 4/5

Производственно-издательский комбинат "Патент", г, Ужгород, ул. Гагарина, 101