Устройство для сопряжения процессоров в многопроцессорной системе

 

Изобретение относится к вычислительной технике и может быть использовано при построении многомашинных вычислительных систем. Целью изобретения является расширение функциональных возможностей устройства за счет обеспечения доступа каждого процессора к общему полю распределенной памяти и распределенным устройствам ввода - вывода. Поставленная цель достигается тем, что устройство 1 содержит коммутатор 2, элементы И 3, 4, 5, элемент НЕ 6, ключи 7 - 9, шинный формирователь 10, регистр 11 адреса, блок 12 контроля канала процессора, регистр 13 номера процессора, блок 14 сравнения, элемент ИЛИ 15, регистр 16 прерывания, триггер 17, элемент ИЛИ 18, элемент 19 задержки, элемент НЕ 20, триггер 21 и элемент НЕ 22. 1 ил.

СОЮЗ СОВЕТСКИХ

СОЦИАЛИСТИЧЕСКИХ

РЕСПУБЛИК (g!)g G 06 F 15/16

ОПИСАНИЕ ИЗОБРЕТЕНИЯ

К АВТОРСКОМ,Ф СВИДЕТЕЛЬСТВУ

° Ю

ГОСУДАРСТВЕННЫЙ КОМИТЕТ

r!O ИЗОБРЕТЕНИЯМ И ОТКРЫТИЯМ

ПРИ ГКНТ СССР (21) 4465870/24-24 (22) 26.07.88 (46) 23.08.90. Бюл. ¹ 3 1 (72) В.Г.Жуковский, Н.В.Парфюмов и Н.Ф.Твердохлебов (53) 681.325(088.8) (56) EP № 00577556, кл. G 06 F 15/06, опублик. 1982.

Авторское свидетельство СССР № 1185346, кл. G 06 F 15/!6, 1985. (54) УСТРОЙСТВО ДЛЯ СОПРЯЖЕНИЯ ПРОЦЕССОРОВ В МНОГОПРОЦЕССОРНОЙ СИСТЕГЖ (57) Изобретение относится к вычислительной технике и может быть использовано при построении многомашинных вычислительных систем. Целью изобре„„SU„„1587532 А1

2 тения является расширение функциональных возможностей устройства за счет обеспечения доступа каждого процессора к общему полю распределенной йамяти и распределенным устройствам ввода-вывода. Поставленная цель достигается тем, что устройство 1 содержит коммутатор 2, элементы

И 3, 4, 5, элемент HE 6, ключи 7-9, шинный формирователь 10, регистр 11 адреса, блок 12 контроля канала процессора, регистр 13 номера процессора, блок 14 сравнения, элемент ИЛИ

15, регистр 16 прерывания, триггер

17, элемент ИЛИ 18, элемент 19 задержки, элемент НЕ 20, триггер 21 и элемент НЕ 22. 1 ил, 1587532 ° 4

Изобретение относится к вычислительной технике и может быть использовано при построении многомашинных вычислительных систем.

Цель и во бре те ния " расширение функциональных возможностей устройства за счет обеспечения доступа каждого процессора к общему полю распределенной памяти и распределенным устройствам вывода-ввода.

На чертеже приведена функциональная схема устройства сопряжения процессоров в многопроцессорной системе. 15

Устройство 1 сопряжения процессоров содержит коммутатор 2, элементы И 3-5, элемент НЕ б, ключи 7-9, шинный формирователь 10, ре гис тр 1 1 адресата, блок 12 контроля канала процессора, регистр 13 номера процессора, блок 14 сравнения, элемент

HJIH 15, регистр 16 прерывания, триггер 17, элемент ИЛИ 18, элемент 19 задержки, элемент НЕ 20, триггер 25

21, элемент НЕ 22, выход 23 запроса магистрали, выход 24 требования прямого доступа, вход 25 представления прямого доступа, вход 26 разре1 шения доступа к общей магистрали, вход п

27 номера адресата, вхоц 28 состояния процессора, выход 29 номера адресата, выход 30 прерывания, первый вход-вы-," ход 31 адрес (данные) управления и вход 32 номера адресата, вход-выход

33 управления прямого доступа, вто3S рой вход-выход 34 адрес/данные/управление, выход 35 подтверждение выбора ° !

Процессорный комплекс 36 включает в себя процессор 37. блок 38 памяти* 40 устройства 39 ввода-вывода, локальную магистраль 40.

Многопроцессорная система также включает шину 41 номеров адресатов, общую магистраль 42, арбитр 43. 45

Устройство сопряжения процессоров в многопроцессорной системе работает следующим образом. . При включении многопроцессорной системы каждый процессор 37 по программе начального пуска выдает через локальную магистраль 40 иа вход 32 устройства 1 нулевой .код управляющего слова, содержащего одноразрядный признак занятости канала процес55 сора и многоразрядный код номера процессора адресата, которые через шинный формирователь, 10 поступают соответственно в блок контроля канала процессора 12 и в регистр 11 адресата . На втором выходе последнего формируется сигнал логического нуля сигнал признака нулевого состояния регистра 1! адресата, который с выхода 23 устройства 1, поступает в арбитр 43 в качестве признака отсутствия запроса на обмен, По этому сигналу на соответствующем выходе арбитра магистрали 43 формируется сигнал логического нуля, поступающий через вход 26 устройства на управляющий вход ключа 7 и вход элемента

ИЛИ 15. В результате ключ 7 отключает от шины 41 номеров адресатов все устройства 1, вследствие чего отсутствуют сигналы на входах 27 всех устройств i и,,следовательно, на первых входах блоков 14 сравнения.

Поэтому выходной сигнал блока 14 сравнения отсутствует на входе элемента ИЛИ 15. Отсутствие сигналов на входах элементов ИЛИ 15 вызывает появление на его выходе сигнала логического нуля, устанавливающего (через элемент НЕ 22) в нулевое состояние триггеры 17 и 21 и непосредственно запирающий элементы И.З и 4.

Нулевое состояние триггера 17 обуславливает отсутствие сигнала на входе регистра 16 прерывания, Сигналы логического нуля с выходов элементов И 3 и 4 поступают на управляющие входы соответственно ключей 9 и 8, отключая их от общей магистрали

42 (от входа-выхода 33 устройства 1) и обуславливая отсутствие сигнала на выходе 24. Нулевое состояние триггеров 17 и 2 1 обуславливает наличие сигнала логического нуля на выходе элемента ИЛИ 18, который через элемент 19 задержки поступает на первый управляющий вход коммутатора 2 и блокирует его входы-выходы, Таким образом, после выдачи в устройстве 1 нулевого управления слова устройство переводится в исходное состояние, которому соответствует отсутствие сигналов на всех его выходах.

Для установления связи, процессора 37 процессорного комплекса 36, например, с устройством 39 ввода-вывода комплекса 36 процессор 37 выдает через магистраль 40 на вход 32 управляющее слово, содержащее код номера процессора-адресата. Этот код, пройдя через шинный формирова5 f58 тель 10, заносится в регистр 11 номе- ра адреса и, поскольку отличается от нулевого, вызывает формирование на выходе 23 сигнала логической единицы.

Этот сигнал с выхода 23 устройства поступает в арбитр 43 в качестве признака запроса через общую магистраль 42. Если общая магистраль 42 не занята каким-нибудь другим процессором 37 процессорных комплексов

36, то из арбитра 43 по входу 27 в устройство 1 поступает сигнал раз\ решения доступа к общей магистрали

42, Этот сигнал, поступив на управляющий вход ключа 7, разрешает передачу в шину 41 номеров адресатов кода. номера процессора-адресата 37 . Одновременно сигнал разрешения доступа к общей магистрали 42 через элемент

ИЛИ 15 поступает на входы элементов И 3 и 4, подготавливая их к прохождению сигналов, а также снимает через элемент НЕ 22 принудительную установку в нулевое состояние триггеров !7 и 2 1, подготавливая их к переключению. Нулевое состояние триггеров 17 и 21 обуславливает через элемент ИЛИ 18, элемент 19 задержки и инвертор 20 появление на входах элементов И 3 и 4 сигнала логической единицы. Сигнал разрешения доступа к общей магистрали входа 26 поступает также на вход элемента И 4 и через инвертор 6 — на вход элемента

И 3. Сигнал с выхода элемента И 4 включает ключ 8, а несовпадение сигналов на входах первого элемента И 8 сохраняет на его вьглоде сигнал отключения ключа 9 ° Сигнал разрешения доступа к общей магистрали с входа

26 через открытый ключ 8 поступает на вход-выход 33 устройства 1 в общую магистраль 42 в качестве сигнала требования прямого доступа к памяти. Код номера адресата 1 из шины номеров адресатов 41 поступает по первым ин— формационным входам 27 во все устройства 1, но. вызывает формирование сигнала совпадения кодов только на выходе блока 14 сравнения устройства 1

Э поскольку только в регистре 13 номера процессора устройства 1 хранится код числа j. Сигнал совпадения адресов проходит через первый элемент

ИЛИ 15 на входы элементов И 3 и 4, подготавливая их к прохождению сигналов, и снимает через элемент HE 22 сигнал принудительной установки в

7532

5 !

О

2О

5О

55 нулевое состояние трипперов 17 и 22..

Нулевое состояние обоих триггеров

17 и ?1 устройства 1 так же, как и в устройстве 1,, обуславливает появление на входах элементов И 3 и 4 сигнала логической единицы, однако отсутствие в устройстве 1 сигнала разрешения доступа к общеи магистрали обеспечивает запирание элемента

И 4 и включение элемента И 3. Поэтому в устройстве 1 выходные сигналы элементов И 3 и 4 открывают ключ 9 и запирают ключ 8. Вследствие этого сформированный в устройстве 1 curf нал требования прямого доступа к памяти поступает через общую магистраль 42 и открытый ключ 9 устройства

1 на выход 24 устройства 1, а затем через локальную магистраль 40— в процессор 37J . В ответ на сигнал требования прямого доступа к памяти процессор 37J, если он не приостанов- ° лен в данный момент каким-нибудь дру.— гжт устройством прямого доступа к памяти, выдает через магистраль 40 на вход 26 устройства 1 сигнал преJ доставления прямого доступа, поступающий на вход элемента И 5. Если процессор 37 не занят выполнением программы, недопускающей отключения магистрали 40 от процессора 37, то он оставляет неизменным хранящййся в блоке 12 контроля канала процес-сора устройства 1. нулевой признак

3 занятости канала. Поэтому как только в процессоре 37. завершится выполJ нение текущей операции обмена данными, что контролируется по входу

28 блоком f 2 контроля канала процессора, на выходе последнего формируется сигнал, открывающий элемент

И 5 для прохождения через него сигнала предоставления прямого доступа к памяти на вход из ключа 9. Сигнал предоставления прямого доступа к памяти проходит через открытый ключ

9 устройства 1 ., общую магистраль 42, открытый ключ устройства 1. и по-! ступает на вход триггера 17 устройства 1 переключая его в единичное

1 состояние. Выходной сигнал триггера

17 через ключ Я устройства 1;, общую магистраль 42 и ключ 9 устройства 1-, переключает триггер 21 уст) Э ройства 1 в единичное состояние.

Выходной сигнал триггера 21 поступает через магистраль 40 в процессор

37. в качестве сигнала подтверждения

1587532

55 выбора канала, по которому процессор 37 приостанавливает свою работу и отключается от магистрали

40, Выходной сигнал логической единицы триггера 17 в устройстве 1; поступает через элемент ИЛИ 18 на вход элемента 19 задержки, на выходе которого через время, достаточное I цля переключения триггера 21 в устройстве 1 . Формируется сигнал, который поступает на управляющий вход коммутатора 2 и переводит его во включенное состояние. Одновременно выходной сигнал элемента 19 задержки поступает через элемент НЕ 20 в виР де сигнала логического нуля на входы элементов И 3 и 4, запирая и обеспечивая тем самым выключенное состоя ние ключей 8 и 9. Выходной сигнал триггера 21 в устройстве 1,поступа3- ет также на вход элемента ИЛИ 18 и аналогично выходному сигналу триггера

17 устройс а 1 осуществляет включе1 ние коммутатора 2 и выключение ключей 8 и 9 в устройстве 1 . В резуль1 тате после переключения триггера 17 в устройстве 1 и триггера 21 в устройстве 1 ° осуществляется соединение

3 через общесистемную магистраль 42 и коммутаторы 2 устройств 1; и 1 локальной магистрали 40 процессора

37. и локальной магистрали 40 процесJ сора 37; и, следовательно, обеспечивается доступ процессора 37, к устройствам ввода-вывода 39 процессорного комплекса 36 . Выходной сигнал первого триггера 17 в устройстве 1.

1 поступает на вход регистра 16 преры-, вания, на выходе которого формируется сигнал прерывания, поступающий по выходу 30 устройства 1; через магистраль 40 в процессор 37. По этому сигналу процессор 37 переходит к программе обмена данными с требующимися ему устройствами 39 вводавывода процессорного комплекса 36

При эмом выходные сигналы триггеров

21 обоих устройств 1. и 1 поступа1 3 ют на управляющие входы коммутаторов 2 и управляют направлением передачи данных. После завершения обмена данными процессор 37. выдает в уст1 ройство 1. нулевое управляющее сло) во, по которому устройство 1; переводится в исходное состояние, обеспечивающее отключение его от общей магистрали 42 и общей шины 41 номеров адресатов. При этом на первом информационном входе блока 14 сравнения устройства 1 снимается код номера адресата, что вызывает появление на. выходе блока 14 сравнения сигнала логического нуля, переводящего устройство 1 в исходное состояние. При этом устройство 1J отключается от общей магистрали 42, а на его выходе

35 снимается сигнал подтверждения выбора канала, вследствие чего процессор 37 подключается к своей ло3 кальной магистрали 40,„- и продолжает выполнение ранее приостановленной программы. Если при установлении меж— процессорной связи по инициативе процессора 37; инициатора обмена окажется,что процессор-адресат 37>. занят выполнением программы, недопускающей отключение процессора 37 от локальной магистрали 40, то на выходе блока 12 контроля канала процессора устройства 1 подцерживается сиг1 нал логического нуля, запрещающий прохождение сигнала предоставление . прямого доступа к памяти через третий элемент И 5. Вследствие этого установление межпроцессорной связи задерживается до тех пор,, пока процессор-адресат 37 не обнулит признак занятости канала в блоке 12 контро-. ля канала процессора устройства 1

Формула изобретения

Устройство для сопряжения процессоров в многопроцессорной системе, содержащее шинный формирователь, дв а триггера, элемент НЕ, три элемента И, регистр прерывания, регистр адресата, два элемента ИЛИ, элемент задержки, блок сравнения, регистр номера процессора, выход которого соединен с первым входом блока сравнения, второй вход которого является входом но— мера адресата устройства, выход блока сравнения соединен с первым входом первого элемента ИЛИ; выход которого соединен с первыми входами первого и второго элементов И,. вторые входы первого и второго элементов И соединены с выходом элемента НЕ,вход которого соединен с выходбм элемента задержки, выход которого соединен с выходом второго элемента ИЛИ, первый вход которого соединен с выходом первого триггера и входом установки регистра прерывания, вход-выход которого является входом-выходом управ15875

Составитель Б.Резван

Редактор С.Патрушева Техред A.Êðàâ÷óê Корректор М.Кучерявая

Заказ 2422

Тираж 568

Подписное

ВНИИПИ Государственного комитета по изобретениям и открытиям при ГКНТ СССР

113035, Москва, Ж-35, Раушская наб., д. 4/5

Производственно-издательский комбинат "Патент", г.ужгород, ул. Гагарина,!01 ления прерыванием устройства, второй вход второго элемента ИЛИ соединен с выходом второго триггера и является выходом подтверждения выбора устройства, первый вход третьего элемента

И является входом представления прямого доступа к памяти устройства, вход-выход шинного формирователя является входом номера адресата и выхо1О дом подтверждения приема, выход шинного формирователя соединен с входом данных управления регистра адресата, первый выход которого является выходом запроса магистрали, второй вход первого элемента ИЛИ является входом разрешения доступа к общей магистрали, о т л и ч а ю щ е е с я тем,. что, с целью расширения функциональных возможностей за счет обе- 2О спечения возможности доступа каждого процессора к общему полю распределенной памяти и распределенным устройствам ввода-вывода, в него введены коммутатор, три ключа, блок контроля 25 канала процессора,два элемента НЕ, первый информационный вход-выход коммутатора является первым входомвыходом адреса данных управления устройства, второй информационный входвыход коммутатора является вторым входом-выходом адреса данных управления устройства, первый и второй управляющие входы коммутатора соединены соответственно с выходом задержки и выходом второго триггера, выход регистра адресата подключен к информационному входу первого ключа, информационный выход которого являет32 l0 ся выходом номера адресата устройства, управляющий вход первого ключа соединен с вторым входом первого элемента ИЛИ, с входом второго элемента НЕ, с третьим входом в торого элемента И, выход второго элемента

НЕ соединен с третьим входом первого элемента И, выход которого соединен с управляющим входом второго ключа, первый информационный вход-выход которого соединен соответственно с входом установки второго триггера, выходом третьего элемента И и выходам требования прямого доступа устройства,второй информационный вход-выход второго ключа является входом-выходом управления доступом устройства, первый информационный вход-выход третьего ключа соединен с входом установки первого триггера,с выходом первого триггера и с входом разрешения доступа к общей магистрали,второй информационный вход-выход третьего ключа соединен с входом-выходом управления прямого доступа устройства, управляющий вход третьего ключа соединен с выходом второго элемента И, выход шинного формирователя соединен с входом номера адресата блока контроля канала процессора, второй вход которого является входом состояния процессора, выход блока контроля соединен с вторым входом третьего элемента И, входа начальной установки первого и второго триггеров через третий элемент не подключены к выходу первого элемента ИЛИ.