Многопроцессорная вычислительная система

 

Изобретение относится к вычислительной технике и может быть использовано при построении различных многопроцессорных устройств с общей магистралью. Цель изобретения - повышение производительности системы на отдельных задачах. Многопроцессорная вычислительная система содержит внешнюю память 1, операционную магистраль 2, M процессоров 3, каждый из которых включает операционный блок 4, внутреннюю оперативную память 5, и коммутатор 6, шину запроса 7 магистрали, шину занятия 8 магистрали, блок синхронизации 9. Введение в каждый процессор коммутатора соответствующей структуры позволяет гибко менять приоритеты процессоров в соответствии с приоритетами выполняемых ими задач и автоматически повышать приоритет процессоров, длительное время ожидавших предоставления магистрали. 6 ил.

СОЮЗ СОВЕТСКИХ

СОЦИАЛИСТИЧЕСКИХ

РЕСПУБЛИК (!91 (И) (g)) g 0 06 F 15/16

ОПИСАНИЕ ИЗОБРЕТЕНИЯ

Н А ВТОРСНОМУ СВИДЕТЕЛЬСТВУ а 1 ! ко иаэс

Фие, к

ГОСУДАРСТВЕННЫЙ КОМИТЕТ

ПО ИЭОБРЕТЕНИЯМ И OTHPblTHAM

ПРИ ГКНТ СССР (21) 4480288/24-24 (22) 05. 09.88 (46) 30,08.90. Вюл, Ф 32 (72) А.И.Евченко и С.А.Левшин (53) 681.325 (088.8) (56) Патент США У 4096572, кл. G Об F 15/16, 1984.

Патент США 1(3959775, кл. G 06 F 15/16, 1983.

l (54) МНОГОПРОЦЕССОРНАЯ ВЫЧИСЛИТЕЛЬНАЯ СИСТЕМА (57) Изобретение относится к вычислительной технике и может быть использовано при построении различных многопроцессорных устройств с общей магистралью. Цель изобретения — г6вшшение производительности систеи(на отдельных задачах. Многопроцессорная вычислительная система содержит внешнюю память 1, операционную магистраль 2,М процессоров 3, каждый из которых включает операционный блок 4, внутреннюю оперативную память 5 и коммутаторв 6, шину запроса 7 магистрали, блок синхронизации 9. Введение в каждый процессор коммутатора соответствующей структуры позволяет гибко менять приоритеты процессоров в соответствии с приоритетами выполняемых ими задач и автоматически повы- шать приоритет процессоров,длительное время ожидавших предоставления магистрали. б ил.

1589287

Изобретение относится к вычисли"тельной технике и может быть использовано при построении различных многопроцессорных устройств с общей магистралью.

Цель изобретения — повьппение производительности за счет изменения приоритетов процессоров в соответствии с приоритетами задач и их увеличения в случае длительного ожидания.

На фиг.1 приведена функциональная схема многопроцессорной вычисли" тельной системы; на фиг, 2 - функциональная схема коммутатора; на фиг.3— вариант технической реализацж операционного блока; на фиг. 4 - функциональная схема блока. подключения к операционной магистрали; на фиг.5— вариант блока процессора.; на.фиг.б— функциональная схема блока отсчета времени..

Многопроцессорная вычислительная система содержит (фиг.1) внешнюю память 1, операционную .магистраль 2 и М процессоров 3, каждый из которых включает операционный блок 4,локальную память 5, коммутатор 6, шину 7 запроса магистрали и шину 8 занятия магистрали, блок 9 синхронизации.

На фиг.2 представлена Функциональная схема коммутатора.6, содержащая селектор 10 адреса, блок 11 отсчета времени, первый и второй элементы ИЛИ-НЕ 12,13, первый и второй регистры 14,15, первый, второй, третий и четвертый шинные Формирователи 16 — 19, первый, второй и третий элементы HE 20-22, схему 23 сравнения, элемент И-НЕ 24, элемент

И 25, первый и второй элементы ИЛИ

26, 27, элемент 28 задержки, третий регистр 29.

Операционный блок 4 (Ьиг.З) содержит блок 30 процессора, блок 31 подключения к магистрали, первый и . второй триггер 32,33 первый и второй элементы HE 34,35, элемент 1НИ 36.

Блок 31 подключения к магистрали содержит первый, второй и третий шинные формирователи 37 — 39, элемент

40 задержки.

Блок ЗО процессора содержит микропроцессор 41, формирователь 42,первый и второй элементы НЕ 43, 44, триггер

45.

Блок 11 отсчета времени содержит первый и второй элементы ИЛИ 46, 47, первый, второй и третий элементы

НЕ 48 — 50, первый, второй и третий элементы И 51-53, первый и второй триггеры 54,55, первый и второй счетчики 56,57, элемент 58 задержки.

Многопроцессорная вычислительная система. работает следующим образом, Обработка информации в каждом процессоре 3 производится операционным блоком 4, работа которого синхронизируется тактовыми импульсами блока 9. Обмен данными между процессором 3 и внешней памятью 1 осуществляется через операционную магистраль.2, по шинам которой в цикле обмена передаются адрес, данные и управляющие сигналы.

Рассмотрим взаимодействие операционного блока 4 с внешней памятью

1 (фиг.1). По сигналу "Пуск",поступающему на вход запуска каждого операционного блока 4, монитор,помещенный в локальную память каждого

25 процессора 3, записывает в соответствующий ему коммутатор 6 код приоритета первой выполняемой задачи, При необходимости обращения к внешней памяти 1 и отсутствии сигнала

3 "Предоставление магистрали" на входе признака операционного блока 4 формируется на первом управляющем выходе этого блока сигнал "Запрос магистрали" и блок 4 переходит в сос35

По сигналу "Запрос магистрали" в коммутаторе 6 происходит определение процессора 3, имеющего наивысший приоритет, В "соревновании" участву4О ют только процессоры 3, выставившие сигнал "Запрос магистрали", Причем, если процессор долго находится в состоянии "ожидания", то блок 11 отсчета времени автоматически повышает его приоритет.

Коммутатор 6, соответствующий наиболее приоритетному процессору, на выходе признака устанавливает сигнал

ft

"Представление магистрали, поступивший на одноименный вход операционного блока 4, по которому он выходит из состояния "ожидания" и осуществляет операцию обмена с внешней памятью

1. Сигнал "Запрос магистрали" при

55 этом снимается и выставляется на втором управляющем выходе блока 4 сигнал Занятие магистрали".

В случае автоматического . повышения процессором своего приоритета, 5 158 сигналом "Предоставление магистрали" восстанавливается первоначальный код пр корит ет а.

После завершения обмена с внешней памятью 1 операционный блок 4 снимает сигнал "Занятие магистрали" и при отсутствии запросов на обмен с внешней памятью 1 операционная магистраль 2 подключается к процессору 3, наибольшее время не обращавшемуся к внешней памяти.

Передача магистрали происходит следующим образом. Коммутатор 6, в блоке 11 отсчета времени которого содержится наибольший код,формирует на выходе признака сигнал "Предоставление магистрали" уровнем логической

"1", по которому операционная магистраль 2 подключается к соответствующему операционному блоку 4. При необходимости обмена с внешней памятью

1 данный процессор 3 начинает обмен без сигнала запроса магистрали и перехода в режим ожидания. При появлении до начала обмена запросов от других процессоров, сигнал с шины 7 запросов магистрали на первом управляющем входе коммутатора 6 сбросит сигнал "Предоставление магистрали" и освободит операционную магистраль.

Рассмотрим разрешение конфликтов при одновременном обращении к внешней памяти нескольких процессоров.

Если процессор 3-выставляет сигнал

"Запрос магистрали" во время операции обмена с внешней памятью, сигнал

"Предоставление магистрали» не пройдет, так как он блокируется сигналом уровня "1" на втором управляющем входе коммутатора 6 с шины 8 занятия магистрали.

При свободной операционной магистрали 2 и наличии нескольких запросов. магистраль будет предоставлена более приоритетному. процессору, который блокирует остальные, выставляя на втором. информационном выходе коммутатора 6 уровень "0". При равенстве приоритетов нескольких процессоров магистраль будет подключена к процессору с большим номером, который так же блокирует запросы от процессоров, имеющих номер меньше.

Кроме того, часть процессоров система может быть остановлена и выполнять команды "динамического останова", при выполнении которых

9287 б процессор может неопределенно долго не обращаться к магистрали.

Коммутатор (фиг.2) работает следующим образом. Двоичный код приоритета выполняемой задачи заносится в третий регистр 29 с входа задания кода коммутатора 6 (код В), С этого же входа поступают управляющие сигналы на селектор 10 адреса и на вход второго .элемента ИЛИ-HE 13, выходной сигнал которого записывает код приоритета в третий регистр 29 и по истечении времени, которое определяется элементом 28 задержки, через элемент ИЛИ 27 в регистр 15.

Сигнал "Запрос магистрали" с управляющего входа коммутатора 6 уровнем

"1" открывает третий шинный формиро20 ватель 18 и разрешает накопление импульсов в блоке 11 .отсчета времени. Параллельный код с выхода регистра 15 через третий шинный формирователь 18 поступает на первые входы

25 первого шинного формирователя !6 и схемы 23 сравнения. С первого информационного выхода коммутатора 6 i-ro процессора параллельный код (код А) приходит на первый вход второго шин30 ного формирователя 17 и второй вход схемы 23 сравнения i+1-ro процессора. В схеме 23 сравнения происходит сравнение кодов A и В. Если код В меньше кода А, т ° е. приоритет В выше приоритета А, то на первом выходе схемы 23 сравнения и соответственно на выходе элемента ИЛИ 26 устанавливается уровень "1", который разрешает прохождение кода В на первый ин40 формационный выход коммутатора 6.

В противном случае на первом и втором выходах схемы 23 сравнения устанавливается уровень "0 и на первый информационный выход коммутатора 6

45 поступает ерез втоРой шинный формирователь 17 код А. На вторые входы элемента И-НЕ 24 и элемента И 25 коммутатора 6 i-ro процессора подан . сигнал с второго информационного высо хода ко г1утатора 6 i+1-го процесса, причем на вторые входы элемента

И-НЕ 24 и элемента И 25 M-го процессора подан уровень "1", На первые же входы элемента И-HE 24 и элемента И 25 поданы соответственно прямой и инвертированный выходные сигналы схемы 23 сравнения. Сигнал с выхода элемента И 25 поступает на второй информационный выход коммута1589287 тора 6 i-ro процессора и равен "1", если с второго информационного выхода коммутатора 6 i+lro процессора. поступил сигнал уровнем "1" и код

В, хранящийся в регистре 15 i-го процессора больше кода A полученного из i-1 "го процессора„т.е. на выходе элемента И 25 формируется уровень "1", если меньший код хранится 10 в регистре 15 процессора с меньшим номером, на выходе элемент а И-НЕ 24 при этом также формируется уровень

tl 1 II

Если в регистре 15 хранится наименьший код (т.е. код высшего приоритета), то сигнал уровнем "1" с первого выхода схемы 23 сравнения через элемент ИЛИ 26 и второго информационного входа коммутатора 6 сформирует на выхода элемента И-НЕ 24 и, соответственно, на первом входе элемента ИЛИ-НЕ 12 уровень "0"..При отсутствии обмена по операционной магистрали 2 (уровень "0" на шине о занятии магистрали и на втором управляющем входе коммутатора 6) на выходе элемента ИЛИ-НЕ 12 и соответственно выходе. признака коммутатора 6 формируется сигнал "Предоставление магист- 30 рали" уровнем "1", При этом инвертированный сигнал с выхода элемента

ИЛИ 26 обеспечит уровень "0" на втором информационном выходе коммутатора 6, а- также на втором информационном входе коммутаторов б,входящих в процессоры с меньшим номером.

Накопление кода в блоке 11 отсчета времени происходит по импульсам тактовогс генератора, поступающим 40 на пятый управляющий вход коммутато-. ра 6. Если процессор долго находится в состоянии "ожидания" (т.е. не поступает сигнал "Занятие магистрали" на четвертый управляющий вход коммутатора 6), то по истечении определен11 11 ного времени сигнал уровнем 1 с выхода перемещения блока 11 отсчета времени приходит на вычитающий вход регистра 15, повышая этим приоритет соответствующего процессора.

Сигналом "Представление магистрали" через элемент ИЛИ 27 происходит восстановление первоначального кода приоритета процессора. 55

При равенстве кодов А и В уровень

"1" с второго выхода схемы 23 сравнения через элемент ИЛИ 26 пропустит на первый информационный выход кримутатора 6 код В, т.е. сигнал "Предоставление магистрали" сформируется в процессоре, имеющем больший номер.

При освобождении магистрали сигнал с шины 8 занятия магистрали уровнем "1" записывает код с выхода кода приоритета блока 11 отсчета времени в регистр 14. При отсутствии запросов от процессоров сигнал с шины 7 запроса магистрали через элемент НЕ 21 уровнем "1" разрешает прохождение кода с инверсного выхода регистра 14, через четвертый шинный формирователь 19 на первые вхо ды первого шинного формирователя 16 и схемы 23 сравнения. Далее процедура формирования сигнала "Предоставление магистрали" аналогична описанной.

0перационный блок, функциональная схема которого показана на фиг.3,ра— ботает следующим образом. На первый вход-выход блока и соответственно блока 31 подключения к магистрали подаются шины адреса, данных и управляющие сигналы, необходимые для обмена с внешней памятью 1. Вторые входы-выходы блока 31 подключения к магистрали соединены с первыми входами-выходами блока 30 процессора и являются вторыми информаиионными входами-выходами операционного блока 4. Работа блока 30 процессора тактируется импульсами, поступающими на тактовый вход операционного блока 4 и соответственно третий вход блока 30 процессора из блока 9 синхронизации.

По импульсам с четвертого выхода блока 30 процессора производится переключение триггеров 32 и 33 запроса и занятия магистрали, и накопление кода в блоке 11 отсчета времени.

При необходимости обмена с внешней памятью 1 на втором выходе блока

30 процессора .уровнем "1" устанавливается сигнал "Запрос магистрали" и блок .30 переходит в состояние "ожидания". Сигнал запроса взводит триггер 33 запроса магистрали, единичный выход которого подается на третий управляющий выход операционного блока 4. Нулевой выход триггера 33 устанавливает через второй элемент НЕ 35 уровень "1" на первом управляющем выходе операционного блока 4 и соответственно шине 7 запроса магистра1589287

10 ли. После соответствующих логических операций коммутатор б выставляет на . входе признака соответствующего операционного блока 4 сигнал "Предоставление магистрали" уровнем "1". Этот сигнал через элемент ИЛИ 36 взводит триггер 32 занятия магистрали,. Единичный выход триггера 32 устанавли" вает уровень "1" на четвертом управ- ip ляющем выходе операционного блока 4.

Сигнал с нулевого выхода через первый элемент HE 34 устанавливают уровень "1" на втором управляющем выходе блока 4 и соответственно на 15 шине 8 занятия магистрали, а уровнем "0 1 подает команду на подключение блока 31 к операционной магистрали 2 и выдает сигнал "Предоставление магистрали" в блок 30 процес- Zp сора. По этому сигналу блок 30 выходит из состояния "ожидания" и осуществляет операцио обмена с внешней памятью 1, снимая при этом сигнал

"Запрос магистрали" и выставляя на первом входе элемента ИЛИ 36 сигнал

Магистраль занята".

После снятия сигнала Запрос магистрали" триггер 44 запроса магист= рали сбрасывается очередным тактирую- 30 щим импульсом, но состояние триггера

32 занятия магистрали поддерживается прежним, т.е. через элемент ИЛИ 36 ..

Триггер 32 занятия магистрали сбрасывается очередным тактирующим импульсом, устанавливая на шине 8 занятия магистрали уровень "0", Обмен с локальной памятью 5 осуществляется через второй информацион- 40 ный вход-.выход операционного блока

4 и не требует специальных сигналов.

Техническая реализация блока 31 подключения к магистрали показана на фиг.4. Первые входы-выходы блока 31 45 подключены к операционной магистрали

2 и являются первыми входами-выходами первого шинного. формирователя 37, первыми входами второго шинного фор" мирователя 38 и входом третьего шинного формирователя 39. Вторые входывыходы блока 31 подключения к маги-. страли соединены с первыми входамивыходами блока 30 процессора и являются вторыми входами-выходами перво, 55

ro шинного формирователя 37,входом второго шинного формирователя 38 и первым входом шинного формирователя

39.

Управление шинными формирователями 37 — 39 происходит следующим обр аз ом.

Включение и отключение шинных формирователей 37 — 39 осуществляется сигналом "Предоставление магистрали", поступающим на третий вход блока 31 подключения к магистрали.

Уровень "0" при этом устанавливается на третьем и втором входах соответственно первого и второго шинных формирователей 37, 38 и через элемент 40 задержки на втором входе третьего шинного формирователя 39. На третьих входах второго и третьего шинных формирователей 38, 39 установлены соответственно уровень "0" и "1". Такое подключение позволяет пропускать через второй шинный формирователь входные управляющие сигналы, а через третий шинный формирователь 39 выходные сигналы управления при обмене с внешней памятью 1 °

Первый шиннный формирователь 37

ll управляется сигналом "к Ввод В,поступающим на его четвертый вход. При пассивном сигнале вторые входы первого шинного формирователя 37 подключены к первым его выходам, что позволяет осуществлять цикл Вывод".При цикле "Ввод" уровень "1" подключает первые входы первого шинного форми- рователя 37 к его вторым входам.

Г>лок 30 процессора реализован на микропроцессоре К 1801 ВМ2, сигнал

SP1 "Запрос окна" которого является сигналом "Запрос магистрали", а на входной сигнал SP2 "Предоставление окна" подан сигнал "Предоставление магистрали" (фиг.5) . На первый входвыход микропроцессора 41 подаются шины адреса, данных и управляющие сигналы, необходимые для обмена с памятью. Тактирование работы микропроцессора 41 осуществляется импульсами входного сигнала СЬС1 с третьего входа блока 30 процессора.формиl рователь 42 формирует синхронизирующие импульсы сигнала С С по переднему и заднему фронту для повышения быстродействия процессора, Сигнал

"Магистраль занята" организуется по сигналу SP2 "Предоставление окна",ко-. торый взводит через элемент НЕ 43 триггер 45, по тактовому импульсу сигнала CLC). После сня-.ия сигнала п

"Предоставление магистрали триггер.

1589287

45 сбрасывается также очередным импульсом сигнала.

Блок 11 отсчета времени .Работает следующим образом (фиг,6), При выстав-5 ленин соответствующим процессорам сигнала "Запрос магистрали" уровень

"1" с первого входа управления блока

11 отсчета времени через первый элемент ИЛИ 46 поступает на первый вход 10 первого счетчика 56, сбрасывая его содержимое в "0". Одновременно через первый элемент НЕ 48. взводится первый триггер 54, прямой вход которого устанавливает на втором входе первого f5 элемента И 51 уровень "1", разрешая накопление в первом счетчике 56 кода, пропорционального времени с момента выставления сигнала запроса. Код наращивается импульсами сигнала от бло- 20 ка 30 процессора, поступающим через элемент 58 задержки.

При предоставлении процессору операционной магистрали 2 сигнал уровнем "1" с второго входа формирования блока 11 отсчета времени через второй элемент ИЛИ 47 поступает на первый вход второго счетчика 57,сбрасывая его содержимое в "О". Одновременно через второй элемент НЕ 49 взво- 30 дится второй триггер. 55 и сбрасывается первый триггер 54.

Таким образом, уровень "1" на втором входе второго элемента И 52 разрешает накопление в втором счетчике

57 кода, пропорционального времени с момента последнего предоставления процессору операционной магистрали, Уровень "0" на втором входе первого элемента И 51 запирает его до пос- 40 тупления очередного сигнала запроса от процессора.

Некоторые процессоры системы могут находиться в состоянии так называемого динамического останова,при 45 котором процессор не выполняет никаких действий и не обращается к операционной магистрали неопределенно долга до поступления сигнала прерывания. Таким процессорам нецелесообразно передавать магистраль при отсутствии от них сигнала "Запрос магистрали". Поэтому при достижении содержимым счетчика 57 значения N, соответствующего вРемени выполнения наиболее длинной операции (например деление), на втором выходе этого счетчика формируется сигнал, сбрасывающий второй триггер 55 и через второй элемент ИЛИ 47 .содержимое второго счетчика 57. Сигнал уровнем "0" с выхода второго триггера 55 запирает второй элемент И 52 и препятствует накоплению во втором счетчике 57 кода времени до очередного захвата процесс ор ом опер аци они ой ма ги с тр али.

Таким «бразом, система позволяет. гибко менять приоритеты процессоров в соответствии с приоритетами выполняемых ими задач, а также имеет возможность автоматического повьппения приоритета процессоров, длительное время ожидавших предоставление магистрали, что не позволяет "оттеснять" высоко приоритетными процессорами низкоприоритетных.

Формула изобретения

Многопроцессорная вычислительная система, содержащая внешнюю память, М процессоров, каждый из процессоров содержит операционный блок и локальную память, причем первые информационные входы (выходы операционного блока являются первыми информационны1 ми входами) выходами процессора и соединены через операционную магистраль с информационными входами-выходами внешней памяти, вторые информационные входы (выходы операционного блока соединены с информационными входами) выходами локальной памяти, о т л ич а ю щ а я с я тем, что, с целью повышения производительности за счет изменения приоритетов процессоров в соответствии с приоритетами задач и их увеличения в случае длительного ожидания, в нее введены шина запроса магистрали, шина занятия магистрали, блок синхронизации и в каждый процессор введен коммутатор, который содержит селектор адреса, блок отсчета времени, первый и второй элементы

ИЛИ-НЕ, три регистра, четыре шинных формирователя, три элемента НЕ,схему сравнения, элемент И-НЕ, элемент И, два элемента ИЛИ, элемент задержки, причем тактовый вход операционного блока каждого процессора соединен, с выходом блока синхронизации, вход пуска системы соединен с входом запуска операционного блока каждого процессора, первый информационный выход коммутатора i-ro процессора соединен с первым информационным входом коммутатора (i+1)-го процессора (i

1589287

10 15

35

1, M-1), первый информационный вход коммутатора первого процессора соединен с входом задания максимального кода системы, второй информа" ционный вход коммутатора М-ro процессора соединен с входом уровня логической единицы системы, второй информационный выход коммутатора К-го процессора соединен с вторым информационным вхоцом коммутатора (К-1)-го процессора (К = 2,М), первые управляющие выходы всех операционных блоков процессоров объединены и соеди- . нены через шину запроса магистрали с первыми управляющими входами коммутаторов всех процессоров, вторые управляющие выходы операционных блоков всех процессоров объединены и соединены через шину занятия магистрали с вторыми управляющими входами коммутаторов всех процессоров, выход признака коммутатора каждого процессора соединен с входом признака соответствующего операционного блока процессора, третий, четвертый и пятый управляющий выходы операционного блока в каждом процессоре соединены соответственно с третьим,чет. вертым и пятым управляющими входами коммутатора процессора, вход задания кода коммутатора соединен с вторым информационным входом/выходом операционного блока, в коммутаторе каждого процессора первый информационный выход соединен с выходами первого и второго шинных формирователей, информационный вход первого шинного формирователя соединен с выI ходами третьего и четвертого шинных формирователей и первым входом схемы сравнения, второй вход которой соединен с информационным входом второго шинного формирователя л является первым информационным входом комI мутатора, выходы "Меньше" и "Равно" схемы сравнения соединены с первым и вторым входами соответственно пер вого элемента ИЛИ, выход .которого соединен с входом управления первого шинного формирователя, первым входом элемента И-НЕ и через первый элемент

НЕ - с.входом управления второго шинного формирователя и первым входом элемента И, второй вход которого соединен с вторым входом элемента

И-НЕ и является вторым информационным входом коммутатора, выход элемента И является вторым информационным выходом коммутатора, выход элемента

И-HE соединен с первым входом первого элемента ИЛИ-НЕ, выход которого соединен с первым входом второго элемента ИЛИ и является выходом признака коммутатора, первый управляющий вход которого соединен через второй элемент НЕ с входом управления четвертого шинного формирователя,информационный вход которого соединен с инверсным выходом данных первого регистра, вход записи которого через третий элемент НЕ соединен с вторым входом первого элемента ИЛИ-НЕ и является вторым управляющим входом коммутатора, третий управляющий вход которого соединен с первым входом управления блока отсчета времени и входом управления третьего шинного формирователя, информационный вход которого соединен с выходом данных второго регистра, вход вычитания которого соединен с выходом переполнения блока отсчета времени, выход кода приоритета которого соединен с.информационным входом первого регистра, второй и третий входы управления блока отсчета времени являются четвертым и пятым управляющими входами коммутатора соответственно, вход задания кода которого соединен с входом селектора адреса и инфармационным входом третьего регистра, один из разрядов информационного входа которого соединен с первым входом второго элемента ИЛИ-НЕ, второй вход которого соединен с выходом селектора адреса, выход второго элемента

ИЛИ-НЕ соединен с входом записи третьего регистра и через элемент sa" держки с вторым входом второго элемента ИЛИ, выход которого соединен с входом записи второго регистра,информационный вход которого соединен с выходом третьего регистра.

1589287

}589287

1589287

Я

8ONpdt Магистраль рпциапрали завязла

Фиг. 5

Составитель А,Иванов

Техред А.Кравчук. Корректор С.йевкун

Редактор Л.Бандура

Заказ 2542 Тираж 5б7 Подписное

ВНИИПИ Государственного комитета по изобретениям и открытиям при ГКНТ СССР

113035 Москва, Ж-35, Раушская наб., д. 4/5

Производственно-издательский комбинат "Патент.", r. Ужгород, ул, Гагарина, 101