Устройство для приема и передачи данных

 

Изобретение относится к электросвязи и может быть использовано в локальных вычислительных сетях. Цель изобретения - повышение быстродействия. Устройство содержит на каждой станции приемник 1, регистр 2 моноканала, дешифратор 3, компаратор 4, элементы И 5,6,28 и 29, счетчик 7 импульсов, селектор 8 адреса, селектор 9 квитанции, блок 10 проверки ошибоки, датчик 11 сигнала квитанции, приемный блок 12 буферной памяти, ключ 13, инверторы 14 и 23, формирователь 15 управляющих сигналов, элементы ИЛИ 16,17,26 и 27, мультиплексоры 18 и 19, передатчик 20, таймеры 21,24 и 25 и передающий блок 22 буферной памяти. В режиме приема межмоноканального сообщения селектор 8 анализирует принадлежность передавемого сообщения данной станции приемнику информации. При установлении принадлежности передаваемого сообщения данной станции на его выходе устанавливается уровень "1", в противном случае "0". В режиме передачи внутримоноканального сообщения при заполнении блока 22 с его выхода поступает сигнал запроса передачи на первые входы таймеров 21 и 25. Записанная в блок 22 информация через мультиплексор 18 поступает на входы формирователя 15 и передатчика 20. Формирователь 15 формирует сигнал, разрешающий работу передатчика 20. Количество повторных передач является системным параметром. Если в течение установленного таймером 21 промежутка времени поступает квитанция, то на выходе селектора 9 появляется уровень "1", который производит сброс таймеров 21 и 25, т.е. становится возможным передача следующего сообщения. 2 ил.

СОЮЗ СОВЕТСКИХ

СОЦИАЛИСТИЧЕСКИХ

РЕСПУБЛИК

А1

„;SU„„159647 (51) 5 Н 04 1. 25/40

30ьНЗЙЛ6

ОПИСАНИЕ ИЗОБРЕТЕНИЯ

Н А BTOPCHOMY СВИДЕТЕЛЬСТВУ

ИОИОИОИОЛ L

ГОСУДАРСТ8ЕННЫЙ КОМИТЕТ

IlQ ИЗОБРЕТЕНИЯМ И ОТКРЫТИЯМ

ПРИ ГКНТ СССР! (21) 4496673/24-09 (22) 07.07,88 (46) 30.09.90. Вюл. Н - 36 (71) Институт кибернетики им. В.И.Глушкова (72) С.Н.Жаровский, С.В.Павлишин и Е.Б.Малина (53) 621.194.6(088 ° 8) (56) Однокристнльный контроллер про,токола "Fthernet F,1.ectronic Design"

1982,30, У 2, р.i21-124, 126, 128.

2 (54) УСТРОЙСТВО ДЛЯ ПРИЕИА И ПЕРЕДАЧИ ДАННЫХ (57) Изобретение относится к электросвязи и может быть использовано в локальных вычислительных сетях. Цель изобретения — повышение быстродействия. Устройство содержит на каждой станции приемник 1, регистр 2 моноканала, дешифратор 3, компаратор 4, элементы И 5,6,28 и 29, счетчик 7 импульсов, селектор 8 адреса, селек1596478 тор 9 квитанции, блок 10 проверки ошибки, датчик 11 сигнала квитанции, приемный блок 12 буферной памяти, ключ 13, инверторы 14 и 23, формирователь 15 управляющих сигналов, элементы ИЛИ 16,17,26 и 27, мультиплек. соры 18 и 19, передатчик 20, таймеры 21, 24 и 25 и передающий блок буферной памяти.

В режиме приема межмоноканального сообщения селектор 8 анализирует при.. надлежность передаваемого сообщения данной станции приемнику информации.

При установлении принадлежности передаваемого сообщения данной станции на его выходе устанавливается уровень "1", в противном случае "0". В режиме передачи внутримоноканальнос

Изобретение относится к электросвязи и может быть использовано в ло- 25 кальных вычислительных сетях.

Пель изобретения — повышение быстродействия.

На фиг.1 изображена структурная электрическая схема предложенного устройства, на фиг.2 — структурная электрическая схема логического блока.

Устройство для приема и передачи данных содержит на каждой станции приемник 1, регистр 2 моноканала, дешифратор 3, комапаратор 4, первый

5 и второй 6 элементы И, счетчик 7, импульсов, селектор 8 адреса, селектор 9 квитанции, блок 10 проверки ошибки,, датчик 1 1 сигнала квитанции, приемный блок 12,буферной памяти, ключ 13, первый инвертор 14, формирователь 15 управляющих сигналов, первый 16 и второй 17 элементы ИЛИ, пер- 5 вый 18 и второй 19 мультиплексоры, передатчик 20, первый таймер 21, передающий блок 22 буферной памяти, второй инвертор 23, второй 24 и третий 25 таймеры, третий 26 и четвертый 27 элементы ИЛИ, третий 28 и четвертый 29 элементы И.

Логический блок содержит первый

30 и второй 31 детекторы, генератор

32 импульсов, триггер 33, первый 34 и второй 35 инверторы, элемент И 36

55 и элемент ИЛИ 37, Устройство работает следующим образом.

ro сообщения при заполнении блока 22 с его выхода поступает сигнал запроса передачи на первые входы таймеров

21 и 25. Записанная в блок 22 информа. ция через мультиплексор 18 поступаетр на входы формирователя 15 и передатчика 20. Формирователь 15 формирует сигнал, разрешающий работу передатчика 20. Количество повторных передач является системным параметром.

Если в течение установленного таймером 21 промежутка времени поступает квитанция, то на выходе селектора 9 появляется уровень "1", который производит сброс таймеров 21 и

25, т.е. становится возможным передача след ющего сообщения. 2 ил.

Существует четыре режима работы: режим:приема внутримоноканальногo сообщения, режим приема межмоноканального сообщения, режим передачи внутримоноканального сообщения, режим передачи межмоноканального сообщения.

Режим приема внутримоноканального сообщения.

Рассмотрим моноканал i.

Сообщение из моноканала поступает на выход приемника 1, откуда следует на информационные входы регистра 2, селекторов 8 и 9, блока 10 проверки ошибки, приемного блока 12 буферной памяти,. Одновременно с этим с выхода приемника.1 на синхровходы селекторов 8 и 9, блока 10 проверки ошибки, счетный первый вход счетчика 7 поступают синхроимпульсы. При поступлении на первый вход счетчика 7 числа импульсов, соответствующих позиции номера моноканала-приемника информации, на его первом выходе появляется сигнал, записывающий номер моноканала-приемника в регистр 2. Код номера моноканала-приемника поступает на информационный вход дешифратора

3 и компаратора 4. Дешифратор 3 анализирует возможность достижения пере даваемым сообщением моноканала-приемника инфомации. При установлении достижимости на выходе дешифратора 3 появляется уровень "1, в противном случае "0". Компаратор 4 анализирует принадлежность передаваемого сооб5 59

6478!

55 щения данному моноканалу (моноканалу i). При установлении соответствия передаваемого сообщения данному моноканалу на его выходе устанавливается уровень "0", в противном случае "!". Селектор 8 адреса анализирует принадлежность передаваемого сообщения данной станции приемнику информации, При установлении принадлежности передаваемого сообщения данной станции на его выходе устанавливается уровень "1", в противном случае "0". Приемный блок 12 буферной памяти в соответствии с поступающими синхроимпульсами запоминает передаваемое информационное сообщение, а блок 10 проверки анализирует наличие в нем ошибок, Если в передаваемом пакете нет ошибок, то на ее выходе появляется уровень 1, в противном случае "0". В данном режиме на выходе дешифратора 3 появляется уровень "1", на выходе компаратора 4— уровень "0". Тогда на выходе инвертора 23 устанавливается уровень "1", который через элемент ИЛИ 26 поступает на четвертый элемент И 6, При нахождении на выходе селектора 8 уров. ня "1", т.е. принадлежности сообщения данному абоненту, на выходе элемента ИЛИ 16 появляется уровень

"1", который в случае нахождения на выходе блока 10 проверки уровня "1" через элемент И 6 разрешает перезапись информационного сообщения через ключ 13 (на управляющий вход которого поступил сигнал уровня "1") на первый информационный выход устройства. и О

Одновременно с этим уровень 1 изменяет направление передачи мультиплексора 18 на первый вход-выход и через элемент ИЛИ 17 в формирователь

15 управляющих сигналов поступает сигнал разрешения работы. С выхода датчика 11 сигнала квитанции информация через мультиплексор 18 подается на вход формирователя 15 управляющих сигналов.

При этом на выходе детектора .30 устанавливается уровень "0", генератор 32 формирует сигнал "1", длительность которого соответствует длине передаваемого в канале сообщения.

Последний фронт сигнала с выхода генератора 32 через элемент И 36 устанавливает триггер 33 в "1", разрешая работу передатчика 20. Передаваемая информация через передатчик 20 поступает в моноканал. По истечении времени передачи сообщения генератор 3?= устанавливается в состояние "0" и производит сброс счетчика 7.

Режим приема межмоноканального сообщения.

Поступление сообщения на входы приемника 1, регистра 2, селекторов

8 и 9, блока 10 проверки ошибки, приемного блока 12 буферной памяти аналогично режиму приема внутримоноканального сообщения. При приеме сообщения, адресованного удаленному моноканалу, код последнего поступает на вход компаратора 4, на выходе которого устанавливается уровень "1", и на вход дешифратора 3. При установлении достижимости удаленного йоноканалаприемника информации с выхода дешифратора 3 производится запуск таймера 24 на время задержки выдачи квитанции подтверждения, гарантирующее отсутствие конфликтов при ее передаче, По истечении этого времени на выходе таймера 24 появляется уровень

"1", который поступил через второй вход элемента ИЛИ 26 (на первом входе которого уровень "0") на четвертый вход элемента И 6, Поступающий уровень "1" через элемент ИЛИ 16 поступает на третин вход элемента. И 6 и в случае отсутствия ошибок, т.е. нахождении уровня "1" на выходе блока 10 проверки ошибки, разрешает перезались из буфера 12 через мультиплексор 19, направление которого было изменено на второй вход-выход, в передающий буфер 22 другой станции моноканала j.Ñoîáùåíèå из блока 22 моноканала 1 затем передается через моноканал j адресату. В случае поступления квитанции на переданное сообщение по моноканалу j во время сче4 та таймера 24 на прямом выходе селектора 9 появляется уровень " 1", который производит сброс таймера 24 и квитанция подтверждения данным мостом не будет передана, а также не произойдет перезапись из буфера 12 в блок 22 другой станции, так как сигнал уровня "0" не даст соответствующего разрешения. Это же проиэойдет и в случае недостижимости удаленного моноканала приемника, так как на выходе элемента ИЛИ 26 находится уровень "0".

Режим передачи внутримоноканального сообщения.

1596478

При заполнении блока 22 с его выхода поступает сигнал эанроса передачи на первые входы таймеров 21 и

25, а также через элемент ИЛИ 17 на третий вход логического блока 15.

Записанная в блок 22 информация через мультиплексор 18 поступает на входы логического блока 15 и передатчика го. IG

В формиро> ателе 15 управляющих сигналов детекторы 30 и 31 устанавливаются в "0" и производится запуск генератора 32, который формирует сигнал 1", передний фронт сигнала с вы- 15 хода генератора 32 через элемент И 36, на других входах которого находится уровень "1", устанавливает триггер

33 в "1", тем самым формируя сигнал разрешения работы передатчика 20. 2О

В случае, если в это время передается информация по моноканалу, то она производит установку детектора 31 и сигнал " 1" на его выходе запрещает установку триггера 33. Сигнал раз- 25 решения передачи разрешает выдачу информации передатчиком 20 в моноканал.

Поступивший на входы таймеров 21 и 25 сигнал запроса передачи включает их на время, в течение которого долж- 3О на поступать квитанция на переданное сообщение при внутри- и межмоноканальной передаче соответственно. Если в установленное время квитанция не поступит, то на выходе таймера 21 появится сигнал " 1". Одновременно с> этим присходит прием устройством передающего сообщения. В данном режиме на выходе компаратора 4 устанавливается уровень "0", а на выходе ин- 4р вертора 23 — уровень "1". Последний через. элемент И 28 (после отработки таймера 21) через элемент KIN 27 пос,тупает на вход блока 22, устанавливая переданное сообщение в исходное со-45 стояние и сообщение повторно передается в канал. Количество повторных передач является системным параметром.

Если в течение установленного таймером 21 промежутка времени поступает квитанция, то на прямом выходе селектора 9 появляется уровень "1", который производит сброс таймеров 20 и

25, т.е. становится возможной передача следующего сообщения.

Режим передачи межмоноканального сообщения.

Функционирование формирователя 15 управляющих сигналов аналогично режиму передачи внутримоноканального сообщения. Поступивший с блока 22 сигнал запускает таймер 25 на время, в течение которого должна поступить квитанция на переданное сообщение в данном режиме. Предающееся сообщение принимается устройством. На выходе компаратора 4 устанавливается уровень "1", который после конца счета таймера 25 прн непоступлении квитанции через элемент И 29 через элемент

ИЛИ 2? поступает на вход блока 22, устанавливая переданное сообщение в исходное состояние, и сообщение повторно передается в канал. Количество повторных передач является системным параметром. Если. в течение установленного таймером 25 промежутка времени поступает квитанция, то на прямом выходе селектора 9 появляется уровень "1", который производит сброс таймеров 21 и 25, т.е. становится возможной передача следующего сообщения. Работа части устройства, функционирующей в моноканале j, аналогична вышерассмотренной.

Эффективность изобретения заключается в уменьшении времени межмоноканальных передач, выражающихся в возможности использования неограниченного числа мостов, связывающих любые моноканалы, что приводит к увеличению быстродействия устройства.

Формула и з обретения

Устройство для приема и передачи д,"нных, содержащее на каждой станции приемник, информационный выход которого соединен с первым входом формирователя управляющих сигналов, первым входом регистра моноканала, первым входом селектора адреса, первым входом селектора квитанции с первым входом блока проверки ошибок и первым входом приемного блока буфер= ной памяти, второй вход которого подключен к синхронизирующему выходу приемника, второму входу блока проверки ошибок, второму входу селектора квитанции, второму входу селектора адреса и первому входу первого элемента И, выход которого соединен с первым входом счетчика, прямой выход которого соединен с вторым входом регистра моноканала, выход которого соединен с входом дешифратора и с пер9

15 вым входом компаратора, выход которо" го соединен с первым входом первого элемента ИЛИ, с входом первого инвертора;и первым входом второго мультиплексора, второй вход которого подключен к выходу приемника блока .буферной памяти и первому входу ключа, второй вход которого подключен к выходу первого инвертора, датчик сигнала квитанции, выход которого соединен с первым входом первого мультиплексора, выход которого соединен с вторы. входом формирователя управ,ляющих сигналов и первым входом передатчика, второй вход которого подключен к первому выходу формирователя управляющих сигналов, третий вход которого подключен к выходу второго элемента ИЛИ, первый вход кото рого соединен с третьим входом при-, емного блока буферной памяти, с выходом второго элемента И и третьим входом первого мультиплексора, второй вход которого соединен с первым выходом передающего блока буферной памяти, второй выход которого соединен с вторым входом второго элемента ИЛИ и первым входом первого таймера, второй вход которого подключен к прямому выходу селектора квитанции, инверсный выход которого соединен с первым входом второго элемента И, второй вход которого подключен с выходу первого элемента ИЛИ, второй вход которого подключен к выходу селектора адреса, при этом второй выход формирователя управляющих сигналов соединен с вторым входом счетчика, инверсный выход которого соединен с вторым входом первого элемента

И, выход блока проверки ошибок соединен с третьим входом второго эле9б478 10 мента И, вход приемника и выход пере1 датчика подключены к моноканалу, а выход ключа и выход второго. мультиплексора являются информационными

5 выходами устройства, информационными входами которого являются третий вход второго мультиплексора и первый вход передающего блока буферной памя и, второй вход первого компаратора является опорньпч входом устройства, о т л и ч а ю щ е е с я тем, что, с целью повышения быстродействия, введены второй и третий таймеры, третий и четвертый элементы ИЛИ, третий и четвертый элементы И и второй инвертор, выход которого соединен с первым входом третьего элемента И и с первым входом третьего. элемента ИЛИ, 20 второй вход которого подключен к выходу второго таймера, первый вход которого подключен к прямому выходу селектора квитанции и первому входу третьего таймера, второй вход кото25 рого соединен с первым входом первого таймера, выход которого соединен с вторым входом третьего элемента И, выход которого соединен с первым входом четвертого элемента ИЛИ, З0 второй вход которого подключен к выходу четвертого элемента И, первый вход которого соединен с выходом компаратора и входом второго инвертора, при этом выход дешифратора сое35 динен с вторым входом второго таймера, выход третьего элемента ИЛИ подключен к четвертому входу второго элемента И, выход третьего таймера соединен с вторым входом четвертого элемента И, а вьход четвертого элемента ИЛИ подключен к второму входу переключающего блока буферной памяти.

1596478

Составитель О.Геллер

Техред М.Ходанич Корректор А.Обручар

Редактор Т,Лазоренко

Заказ 2917 . Тираж 529 Подписное

ВНИИПИ Государственного комитета по изобретениям и открытиям при ГКНТ СССР

113035, Москва, Ж-35, Раушская наб., д. 4/5

Производственно-издательский комбинат "Патент", г. Ужгород, ул. Гагарина, 101