Цифровой многочастотный приемник сигналов адаптивной дельта- модуляции

 

Изобретение относится к радиосвязи. Цель изобретения - упрощение устройства. Приемник содержит блок 1 синхронизации, оперативные запоминающие устройства 2 и 3, эл-т ИЛИ 4, постоянное запоминающее устройство 5 и корреляторы 6, каждый из которых состоит из эл-та ИСКЛЮЧАЮЩЕЕ ИЛИ 7, реверсивного счетчика 8, двоичного счетчика 9, решающего блока 10 и дешифратора 11. В приемнике осуществляется чередование режимов записи и считывания в устройства 2 и 3, управляемые блоком 1 синхронизации. В режиме считывания адресация соответствующего устройства 2 и 3 происходит с удвоенной частотой. Выходные сигналы устройств 2 и 3 объединяются в эл-те ИЛИ 4, поэтому считывание сигнала на корреляторы 6 производится непрерывно. К концу каждого цикла обработки на выходах корреляторов 6 появляется достоверная информация о наличии или отсутствии каких-либо гармонических составляющих сигнала входной цифровой последовательности. 2 ил.

СОЮЗ СОВЕТСКИХ

СОЦИАЛИСТИЧЕСКИХ

РЕСПУБЛИК

„.Я0„„1598214 А 1

Ц1) Н 04 1/44

Н АВТОРСКОМ / СВИДЕТЕЛЬСТВУ

Фиг.!

0CVQAPCTBEHHblA HOMHTET

ПО ИЗОБРЕТЕНИЯМ И ОТКРЫТИЯМ

ПРИ ГННт Сса (21) 4467250/24-09 (22) 25.07.88 (46) 07.10.90. Бюл. 37 (72) 10.0.Охлобыстин (53) 621.395.632(088.8) (56) 6рунченко А.В., Охинченко F.Ï., Седов А.Е. Цифровые .обнаружители гармонических составляющих для сигналов с адаптивной дельта-модуляцией. - Электросвязь, 1987, У 10, с. 18-21.

° (54) ЦИФРОВОЙ ИНОГОцАСТОТНЬ и

ЕИНИК СИГНАЛОВ АДАПТИВНОИ ДЕЛЬТАИОДУЛЯЦИИ (57) Изобретение относится к радиосвязи. Цель изобретения - упрощение устр-ва. Приемник содержит блок 1 синхронизации, оперативные запоминающие устр"ва 2 и 3, эл-т ИЛИ 4, постоянное запоминающее устр-во 5 и кор2 реляторы 6. каждый иэ которых состоит иэ эл-та HCKJKЧАИЦЕЕ ИЛИ 7. реверсивного счетчика 8, двоичного счетчика 9, решающего блока 10 и дешифратора ll. 8 приемнике осуществляется чередование режимов записи и считывания в устр-ва 2 и 3, управляемые блоком 1 синхронизации, B режиме считывания адресация соответствующего устр-ва ? и 3 происходит с удвоенной частотой. Выходные сигналы устр-в 2 и 3 обьединяются в эл-те ИЛИ 4„ поэтому считывание сигнала на корреляторы 6 производится непрерывно. К концу каждого цикла обработки на выходах корреляторов 6 появляется достоверная информация о наличии или отсутствии каких- либо гармонических составляющих сигнала входной цифровой последовательности.

2 ил.

15982

Изобретение относится к технике цифровой обработки сигналов и может быть использовано в электро- и радиосвязи для обнаружения гармонических составляющих сигналов дельта-модуляции с инерционным компандированиемадаптивной дельта-модуляции (АДИ) .

Целью изобретения является упрощение устройства. 1Î

На Фиг. 1 представлена структурная электрическая схема цифрового многочастотного приемника сигналов

АДИ; на фиг. 2 - временные диаграммы, поясняющие работу приемника. 15

Цифровой многочастотный приемник сигналов АДИ содержит блок 1 синхронизации, первое 2 и второе 3 оперативные запоминающие устройства (ОЗУ), элемент ИЛИ 4, постоянное запоминающее устройство (ПЗУ) 5, И корреляторов 6-1, . ° ., 6-И (где

И > 1), каждый из которых содержит элемент ИСКЛОЧАЯЦЕЕ ИЛИ 7, реверсивный счетчик 8, двоичный счетчик 9, 25 решающий блок 10, дешифратор 11.

Цифровой многочастотный приемник сигналов АДИ работает следующим образом. .На вход устройства, т.е. на объединенные информационные входы первого 2 и второго 3 ОЗУ, подается сигнал X(nT) (Фиг. 2в) адаптивный дельта-модуляции, представляющий собой некоторую последовательность логических нулей и единиц. Иоменты поступления отдельных символов сигнала X(nT) синхронны с тактовой час- . тотой f (ее инверсия f показана на фиг. 2б), выдаваемой по второму вы- 40 ходу блока 1 синхронизации. Синхронность может быть обеспечена различными способами, в зависимости от того, как и где используется предлагаемое устройство. 45

Входная цифровая последовательность X(nT) разбивается на интервалы длительностью Tö (Фиг. 2м), равные N. периодам частоты дискретизации

К. Один интервал Тц образует. один цикл обработки сигнала (фиг. 2а), результат обработки Формируется на выходе устройства к концу каждого цикла. Для обеспечения работы в реальном времени в устройстве использовано два ОЗУ 2 и 3. В течение первого цикла (Фиг. 2а) входной поток

Х(пТ) (фиг. 2в) записывается в ОЗУ 2 в то же время производится считыва14 4" ние информации из ОЗУ 3, записанной в него в предшествующем цикле. Во втором цикле (фиг. 2а) производится считывание из ОЗУ 2 информации, записанной в него в первом цикле, и запись текущей информации в ОЗУ 3.

Чередование режимов записи и считывания в ОЗУ 2 и 3 обеспечивается двумя противофазными сигналами (И/К) и (11/R)> (фиг. 2е, ж соответственно), подаваемыми вместе с адресными сигналами на соответствующие входы

ОЗУ 2 и 3 (входы выбора режима) от . блока 1 синхронизации.

Адресация ОЗУ 2 и 3 осуществляется от второй и третьей групп адресных выходов блока 1 синхронизации.

Самый высокочастотный и самый низкочастотный адресные сигналы показаны на Фиг. 2г, д - для ОЗУ 2 (сигналы

А о и А к ) и на Фиг. 2з, и - для

ОЗУ 3 (сигналы А > и А кз) . Емкость каждого из ОЗУ 2 и 3 предполагается равной 2 " ", для наиболее полного использования ячеек ОЗУ 2 и 3 и упрощения блока 1 синхронизации удобно выбрать число тактов в цикле (N) равным емкости ОЗУ (2 к" 1. Каждый цикл из N тактов разбивается на два подцикла (фиг. 2а). В каждом подцикле из одного из ОЗУ 2 и 3 считывается вся информация, записанная в это ОЗУ в предыдущем цикле, что, как видно из фиг. 2 г, д, з, и, обеспечивается тем, что в режиме считывания адресация соответствующего ОЗУ 2 и

3 происходит с удвоенной частотой, Выходные сигналы ОЗУ 2 и 3 объединяются в элементе ИЛИ 4, поэтому считывание сигнала на корреляторы

6 - 6 производится непрерывно. В каждом из корреляторов 6., -6 выходной .сигнал элемента ИЛИ 4 подается на один из входов элемента ИСКЛОЧЮЦЕЕ ИЛИ 7, на другой вход которого синхронно подается сигнал от соответствующего

i-co выхода ПЗУ 5> адресуемого от первой группы адресных выходов блока

1 синхронизации. По i-му выходу

ПЗУ 5 в каждом первом подцикле считывается последовательность значений

S,. (пТ) = sign(sin(2fii. пТ)) а в каждом втором подцикле - значения

С,. (пТ) = s ign (сов (2И, пТ)), 159821 сос-= вы6;, 40

50

5 где f - частота гармонической тавляющей, подлежащей делению в корреляторе

Квантование сигналов

sin(2% f; пТ), cos (2)(f рТ) на два уровня с помощью знаковой функции (sign) позволяет производить 10 перемножение сигнала Х (nT) на выходные сигналы ПЗУ 5 с помощью элемента

ИСКЛЮЧАЮЩЕЕ ИЛИ 7 (сумматор по модулю два).

В каждом тактовом интервале Т, если X(nT) Я S;(nT) (или во втором подцикле X(nT) O+ C;(nT) равно нулю, разрешается работа (счет) реверсивного счетчика 8 и двоичного счетчика 20

9 по положительному Фронту сигнала

f (era инверсия f показана на Фиг.26), снимаемого с второго тактового выхода блока 1 синхронизации. Двоичный счетчик 9 обнуляется в начале каждо- 25 го подцикла сигналом U < (фиг. 2л), снимаемым с третьего выхода блока синхронизации дешифратором 11, на выходе которого появится единица только тогда, когда двоичным счетчиком 9 будет просчитано N/2 импульсов, т.е. когда в данном подцикле появится М/2 нулевых значений величины

X(nT) (+1 S .(nT) (или Х(пТ) +i C;(nT)) на выходе элемента ИСКЛЮЧ)ЧАНЦЕЕ ИЛИ 7.

Следует отметить, что при N/2, равном целой степени двух, необходи" мость применения дешифраторов 11 отпадет, и на вход управления направлением счета реверсивного счетчика

8 может быть подан сигнал непосредственно от соответствующего выходного разряда двоичного счетчика 9 (номер этого разряда равен log

= N, то в реверсивный счетчик 8 записывается число И вЂ” 1. В начале каждого подцикла, пока на выходе де" шифратора 11 сигнал равен нулю, со4 6 держимое реверсивного счетчика 8 уменьшается на единицу в каждом тактовом интервале Т при условии, если, X(nT) Q+ S,(nT) (или X(nT) Q+ C,(nT)) в этом интервале равно нулю, т.е. реверсивный счетчик 8 работает на вычитание. Если в каком-либо подцикле содержимое реверсивного счетчика 8 уменьшится на N/2 относительно того состояния, в котором он, находится в начале данного подцикла, это будет зафиксировано двоичным счетчиком 9 и дешифратором 11, на выходе которого появится единица, в результате чего реверсивный счетчик 8 переходит до конца текущего подцикла в режим прямого счета (на сложение) - каждый раз, когда Х(пТ) + S,(nT) (или X(nT)g С;(nT)) равно нулю в каком-либо тактовом интервале Т, его содержимое в этом такте увеличивается на единицу °

К концу каждого цикла на выходах реверсивных счетчиков 8 появятся двоичные числа V. являющиеся результатами цифровой фигьтрации сигнала

X{nT) на И частотах, подлежащих обнаружению. Решения о наличии тех или иных гармонических составляющих сигнала Х(пТ) в каждом корреляторе 6; принимаются соответствующим решающим блоком 10, который осуществляет сравнение двоичного числа, снимаемого с выхода реверсивного счетчика 8 с некоторым порогом P..

Достоверная информация о наличии или отсутствии каких-либо гармоничес. ких составляющих сигнала X (nT) появляется на выходах корреляторов 6; лишь к концу каждого цикла обработки.

Формула изобретения

Цифровой многочастотный приемник сигналов адаптивной дельта-модуляции, содержащий блок синхронизации, первая группа адресных выходов которого соединена с адресными входами постоянного запоминающего устройства (ПЗУ) и И корреляторов, где М ) 1, каждый из которых содержит реверсивный счетчик и решающий блок, при этом установочный и тактовый входы реверсивного счетчика являются соответственно первым и вторым -,актовыми входами коррелятора и соединены соответственно с первым и вторым тактовыми выхо1598214 уР

Х(п7)

"ав д ай (и / )

< 3

Ааз

Q A

К 0) fTg М

Фиг.2

Соста витель M. Перерушева

Тех ред, М. Дидык Корректор A.Осауленко

Редактор С.Пекарь

За ка з 3073 Тираж 521 Подписное РчИИПИ Государственного комитета по изобретениям и открытиям при ГК

ГКНТ СССР

113035, Москва, Ж-35, Раушская наб., д. 4/5

Производственно-издательский комбинат Патент", r. р д, у

11

Ужго о л. Гагарина 101

1 дами блока синхронизации, первые информационные входы И корреляторов объединены, а вторые информационные входы соединены с соответствующими выходами ПЗУ, о т л и ч а ю щ и йс я тем, что, с целью упрощения устройства, введены первое и второе оперативное запоминающее устройство (ОЗУ) и элемент ИЛИ, а в каждый коррелятор введены двоичный счетчик, дешифратор и элемент.ИСКДОЧАЮЩЕЕ ИЛИ, при этом информационные входы первого и второго ОЗУ объединены, адресные входы первого и второго ОЗУ соединены соответственно с второй и третьей группами адресных выходов блока синхронизации, выходы первого и второго ОЗУ через элемент ИЛИ соединены с первым входом элемента

ИСКЛЮЧАЮЩЕЕ ИЛИ который является первым информационным входом коррелятора, вторым информационным входом

5 которого является второй вход элемента ИСКЛЮЧАЮЩЕЕ ИЛИ, выход которого соединен с входами разрешения счета реверсивного и двоичного счетчиков, тактовые входы которых объединены, вход установки в "0" двоичного счетчика является третьим тактовым входом коррелятора и соединен с третьим тактовым выходом блока синхронизации, выходы двоичного счетчика соединены с соответствующими входами дешифратора, выход которого соединен с входом управления направления счета реверсивного счетчика, выходы которого соединены с соответствующими

20 входами решающего блока.