Цифровой приемник дельта-модулированных сигналов

 

Сущность изобретения: приемник содержит блок 1 синхронизации, первый и второй блоки 2 и 3 памяти, две цепи, каждая из которых состоит из элемента ИСКЛЮЧАЮЩЕЕ ИЛИ 4, реверсивного счетчика 5 и блока 6 вычисления модуля, сумматор 7, пороговый блок 8 и блок 9 управления накоплением . 1-2-4-5-6-7-8-9. 1-3-8. 5 ил.

СОЮЗ СОВЕТСКИХ

СОЦИАЛИСТИЧЕСКИХ

РЕСПУБЛИК (я)ю Н 04 0 1/44

ГОСУДАРСТВЕННЫЙ КОМИТЕТ

ПО ИЗОБРЕТЕНИЯМ И ОТКРЫТИЯМ

ПРИ ГКНТ СССР

ОПИСАНИЕ ИЗОБРЕТЕНИЯ

К АВТОРСКОМУ СВИДЕТЕЛЬСТВУ дйгха (21) 4706905/09 (22) 19.06.89 (46) 07 05.92. бал. 1Ф 17 (72) Ю,O, Охлобыстин (53) 621.395.44(088.8) (56) Ьруйченко А.В. и др. Цифровые обнаружители Гщжонических составляющих для сигналов-с вдаптивной дельта-модуляцией. — Электросвязь. 1987,l4 10, с. 18-21.,,5U „, 1732499 А1 (54) ЦИФРОВОЙ ПРИЕМНИКДЕЛ6ТА-М0ДУЛИРОВАННЫХ СИГНАЛОВ (57) Сущность изобретения: приемник содержит блок 1 синхронизации, первый и второй блоки 2 и 3 памяти, две цепи, каждая из которых состоит из элемента ИСКЛ ЮЧАЮЩЕЕ ИЛИ 4, реверсивного счетчика 5 и блока 6 вычисления модуля, сумматор 7, пороговый блок 8 и блок 9 управления накоплением. 1-2-4-5-6-7-8-9, 1-3-8. 5 ил.

1732499

Изобретение относится к технике цифровой обработки сигналов и может быть использовано в электросвязи для приема одиночных сигналов, в частности, для приема линейных сигналов 2600 Гц, используе- 5 мых на телефонных сетях, представленных в форме сигналов дельта-модуляции с инерционным компандированием.

Известен цифровой приемник одночастотных сигналов в виде дельта-модулиро- 10 ванных сигналов. который может быть реализован в виде линии задержки, отводы которой через умножители соединены с входом сумматора.

Недостатком известного устройств яв- 15 ляется его сложность, связанная с большим количеством умножителей. Кроме того, повышение избирательности по частоте путем увеличения длительности анализа приводит к искажениям длительности сигнала на вы- 20 ходе устройства.

Известен цифровой приемник дельтамодулированных сигналов, содержащий блок синхронизации, блок памяти, первый и второй элементы ИСКЛЮЧАЮЩЕЕ ИЛ И с 25 инверсией, первый и второй реверсивные счетчики, первый и второй блоки вычисления модуля, сумматор и пороговое устройство.

В указанном устройстве решение о на- 30 личии или отсутствии сигнальной частоты в обрабатываемом сигнале формируется в конце каждого цикла обработки, имеющего некоторую заданную длительность Т, В одночастотные приемники линейных 35 сигналов с целью повышения защищенности отложных срабатываний от речевых сигналов вводится временная задержка на срабатывание. Если Т и, — минимально.допустимая длительность сигнального им- 40 пульса, то очевидно, что для повышения помехозащищенности время задержки на срабатывание целесообразно принять близким к величине Т < ц, чтобы при этом не пропустить сигнальный импульс, искаже- 45 ния длительности сигнала на выходе приемника должны быть достаточно малы.

Повышение помехоэащищенности достигается увеличением избирательности фильтрации в устройстве, что требует увеличения 50 длительности Т одного цикла обработки, но из-эа некоррелированности границ начала и конца цикла с моментами прихода сигнального импульса увеличение длительности Т приводит к повышению искажений 55 длительности сигнала на выходе устройства и снижению помехозащищенности, Однако увеличение Т повышает помехозащищенность за счет повышения избирательности полосовой фильтрации, кроме того. ведет к увеличению искажений длительности и уменьшению допустимой величины задержки на срабатывание и снижение помехоэащищенности.

Целью изобретения является повышение помехоэащищенности и уменьшение искажений длительности путем обеспечения возможности функционирования устройства при больших длительностях цикла обработки, но с сохранением малых искажений длительности сигнала.

Цель изобретения достигается введением зависимости длительности одного цикла обработки от того, находится ли устройство в сработавшем (прием) или несработавшем состоянии, При этом в отсутствие сигнального импульса на входе устройства время Т1 цикла обработки мало (поиск сигнала) и обнаружение начала сигнального импульса происходит с минимальной задержкой. После срабатывания устройство переходит в режим, при котором длительность цикла увеличивается до величины Тг > Т1, но решение о наличии или отсутствии сигнальной информации благодаря наличию системы из нескольких порогов принимается в каждом интервале Т1, поэтому отклонение частоты сигнала от заданной величины или момент пропадания сигнала распознается также, достаточно быстро (примерно в течение текущего интервала Т1). В результате описанных процессов избирательность по частоте определяется величиной Т2, которая может достигать минимально допустимой длительности всего сигнального импульса, а искажения длительности всего сигнального импульса определяются сравнительно небольшой величиной Т1

На фиг, 1 представлена блок-схема предложенного приемника; на фиг. 2- блоксхема блока синхронизации; на фиг. 3— блок-схема блока управления накоплением; на фиг, 4, 5 — временные диаграммы, поясняющие работу устройства.

Цифровой приемник содержит блок 1 синхронизации, первый блок 2 памяти, первый 4- 1 и второй 4 — 2 элементы ИСКЛЮЧАЮЩЕЕ ИЛИ с инверсией, первый 5-1 и второй 5-2 реверсивные счетчики, второй блок 3 памяти, первый 6 — 1 и второй 6-2 блоки вычисления модуля, сумматор 7, пороговый блок 8, блок 9 управления накоплением,.

Блок 1 синхронизации (фиг, 2) содержит тактовый генератор 10, делитель 11 частоты, коммутатор 12, инверторы 13, 14, 17, одновибраторы 15, 18 и элементы 16, 19 задержБлок 9 управления накоплением (фиг. 3) содержит D-триггер 20 и элемент И 21.

1732499

Предлагаемый цифровой приемник работает следующим образом.

Входной сигнал, преобразованный в цифровую форму с помощью дельта-модуляции с инерционным компандированием, поступает на объединенные вторые входы элементов 4-1 и 4-2 ИСКЛЮЧАЮЩЕЕ ИЛИ инверсией, в,которых происходит перемножение каждого символа Х (nT) дельта-модулированного сигнала на одноразрядные весовые коэффициенты, соответствующие значениям знака синусоидального и косинусоидального сигналов с частотой, равной частоте обнаружения, Значения этих весовых коэффициентов подаются с соответствующих выходов первого блока 2 памяти, адресные сигналы.для которого формируются делителем 11 частоты (фиг. 2) в составе блока 1 синхронизации.

Выходные сигналы элементов 4 — 1, 4 — 2 ИСКЛЮЧАЮЩЕЕ ИЛИ с инверсией управляют направлением счета тактовых импульсов реверсивными счетчиками 5 — 1, 5 — 2, при . этом совпадение логических символов (1 или О) на входе элемента 4-1 (4-2) ИСКЛ ЮЧАЮЩЕЕ ИЛИ с инверсией, соответствующее перемножению величин 1 на 1 или -1 на .

-1, вызывает увеличение содержимого реверсивных счетчиков 5 — 1. 5 — 2 на единицу, а несовпадение — уменьшению на единицу, таким образом к концу цикла обработки длиной Т на выходах реверсивных счетчиков 5-1, 5 — 2 формируются значения А, В, соответствующие действительной и мнимой составляющим спектрального отсчета на частоте обнаружения, d

Приближенное вычисление модуля F спектрального отсчета на частоте f производится в соответствии с выражением F = lA I

+ I В! с помощью сумматора 7 и блоков б — 1, 6 — 2 вычисления модуля, которые могут быть построены в виде блока управляемых инверторов, к информационных входам которых подключены выходы разрядов 1..„, r — 1 соответствующего реверсивного счетчика, а объединенные упраляющие входы соединены с выходом г-го разряда, при этом в момент начальной установки (в начале цикла по сигналу со 2 выхода блока 1 синхронизации) разрядлы 1, „., r-1 обнуляются, а в;-й разряд записывается 1, после чего в зависимости от значения r-ro разряда к концу цикла выходной код реверсивного счетчика инвертируется (при r = О) либо проходит без инверсии (r - 1) на входы сумматора 7.

Таким образом. в устройстве реализуется алгоритм оптимальной некогерентной обработки со следующими приближениями: значения весовых коэффициентов квантовались на два уровня. а вычисление модуля оо формуле Fl = A 2+ B 2 заменено лриближенным вычислением по формуле F-! A I+ l В1, что приводит к сохранению неко5 торой зависимости результата фильтрациии от фазы сигнала — значение результата может колебаться в пределах, примерно, 3 д6, что незначительно сказывается на характеристиках устройства. При обработке отсчеты входного дельта-модулированного сигнала учитываются с равным весом, что приводит к эффекту сжатия динамического диапазона на выходе сумматора 7 по сравнению с динамическим диапазоном обраба15 тывавмого сигнала. что эквивалентно действию АРУ, поэтому при фиксированном времени интегрирования в устройстве может быть использован постоянный порог, с которым в пороговом блоке 8 сравнивается

20 выходной сигнал сумматора 7, полоса срабатывания при этом практически не зависит от уровня обрабатываемого сигнала в широком диапазоне уровней, Для быстрого распознавания момента

25 начала сигнального импульса, работа устройства до его срабатывания производится с короткими длительностями цикла обработки (Т1). Это обеспечивается следующим образом, Длительность Ti короткого цикла

30 определяется периодом сигнала на выходе одного из разрядов (г-го) делителя 11 частоты блока 1 синхронизации, Этот сигнал показан на фиг. 46 (сигнал U>). Задним фронтам сигнала U> соответствуют моменты

35 окончания цикла. Проинвертированный инвертором 17 (фиг, 2) сигнал Ui подается на тактовый вход D-триггера 20 (фиг. 3) блока 9 управления накоплением. По переднимфронтам этого сигнала (U, фиг. 4в) информа40 ция с выхода порогового блока 8 стробируется в 0-триггер 20 (фиг. 3), Таким образом, при отсутствии срабатывания (при отсутствии полезного сигнала) выходной сигнал U4 (фиг, 4д) 0-триггера 20 равен нулю. Этот

45 сигнал подается в прямой и инверсной форме на управляющие входы коммутатора 12 (фиг. 2) блока 1 синхронизации, что вызывает поступление через коммутатор 12 на вход установки нуля делителя 11 частоты (фиг. 2)

50 коротких импульсов 0з (фиг. 4г). сформированных с помощью элементов 17-19 (фиг. 2) с задержкой z(z(< Т1) относительно задних фронтов сигнала U> (фиг. 46), поступающего с выхода r-ro разряда делителя 11 частоты, Таким образом, в конце каждого

55 интервала Т1 (фиг. 46) делитель 11 частоты устанавливается в исходное состояние. (Ве. личина х на фиг, 4 показана в увеличенном масштабе времени). Номер разряда r соответствует количеству N тактовых интерва1732499 лов Т1, укладывающихся на цикле обработки длительностью Т1(М 2"). Поскольку в младший адресный разряд второго блока 3 памяти сигнал подается с (r +1)-го разряда делителя 11 частоты, на интервале Т1 код адреса на входе этого блока памяти остается неизменным, равным нулю, При этом иэ второго блока 3 памяти на пороговый блок

8 считывается наименьшее из пороговых значений {Р, фиг. 5). Выходным сигналом коммутатора 12 (фиг. 2) блока 1 синхронизации производится также и начальная установка (обнуление значащих разрядов) реверсивных счетчиков 5 — 1, 5-2, к началу каждого цикла обработки Т1. в связи с чем обнуляется и выходной сигнал О+ (фиг. 5) сумматора 7, При появлении сигнального импульса (0„) на входе устройства выходной сигнал сумматора 7 (U+, фиг, 5) в текущем интервале

Т1 превысит значение порога Р1, что к концу данного цикла переведет U-триггер 20 (фиг.

3) в единичное состояние (04, фиг, 4д) и изменит сигналы на управляющих входах коммутатора 12 (фиг. 2) на противоположные. при этом очередной импульс {Us, фиг.

4, момент времени ti} с выхода элемента 19 задержки (фиг. 2) на вход установки нуля счетчика делителя 11 частоты (фиг. 2) не поступит и устройство перейдет в режим обработки с длительным циклом T2 >Т>. В процессе работы делителя 11 частоты (фиг.

2) в каждом интервале Т1 меняется двоичный код, подаваемый на адресные входы

ПЗУ 3. Примеры сигналов на двух адресных входах, снимаемых с (r. + 1) и (r+ 2)-го разрядов делителя 11 частоты, показаны на фиг.

5. В течение интервалов г(величина задержки элементов 16, 19, фиг. 2) после каждого цикла имеет место искажение адресных сигналов, что, однако, не скажется на работе . устройства, поскольку величина т крайне мала, Последовательная смена кода на адресных входах второго блока 3 памяти вызовет смену пороговых значений (P>, Рр, ...), снимаемых с его выхода на пороговый блок 8, Значение порогов рассчитывается таким образом, что при нахождении частоты сигнального импульса в заданных пределах выходной сигнал сумматора.7 в каждом текущем интервале Т1 в пределах цикла обработки Tz должен быть обязательно выше текущего значения порога Р. при этом 0триггер 20 непрерывно удерживается в единичном состоянии. В конце цикла Т происходит сброс делителя 11 частоты (фиг, 2) и реверсивных счетчиков 5-1. 5-2 коротким импульсом, формируемым элементами

14 — 16 (фиг. 2) с задержкой относительно задних фронтов выходного сигнала К-ro разряда делителя 11 частоты. (При нахождении

D-триггера 20 в единичном состоянии именно этот импульс проходит через коммута гор

12 (фиг. 3). Номер К разряда соответствует количеству циклов Ть укладывающихся на длительности цикла Т2. Нужно отметить, что длительность цикла Т2 может быть выбрана

10 минимально допустимого значения длительности сигнального импульса с соответствующим повышением помехоустойчивости,. Помимо системного сброса по за15

55 днему фронту выходного сигнала К-го разряда делителя 11 частоты сброс реверсивных счетчиков 5-1, 5-2 может произойти и при отклонении спектральной структуры сигнала от заданной (сосредоточенной в окрестности заданной сигнальной частоты) или.при пропадании полезного сигнала. В этом случае в текущем интервале Т1 в пределах цикла Tz выходной сигнал сумматора

7 (U+) не превысит текущего значения порога (порог. Рт). в связи с чем передним фронтом сигнала U (фиг. 4е, момент t2) с выхода элемента 19 задержки (фиг. 2), устанавливающий реверсивные счетчики 5,— 1, 5 — 2 и сумматор 7 в исходное состояние. Через элемент И 21 такой же импульс пройдет на выход "Сброс" блока 9 и может быть использован. например, для обнуления внешнего накопителя. Во внешнем накопителе вводится временная задержка на срабатывание. повышающая защищенность от ложных срабатываний.

Внешний накопитель может быть выполнен, например. в виде интегратора со сбросом, Из фиг. 4-5 видно, что длительность выходного сигнала D-триггера 20 (фиг. 3) примерно соответствует длительности огибающей сигнального импульса (точность определяется длительностью Ti наиболее короткого цикла обработки).

Формула изобретения

Цифровой приемник дельта-модулированных сигналов, содержащий блок синхронизации, к первым адресным входам которого подключен первый блок памяти, последовательно соединенные сумматор и пороговый блок, две цепи, состоящие из последовательно включенных элемента ИСКЛЮЧАЮЩЕЕ ИЛИ с инверсией, реверсивного счетчика и блока вычисления модуля, причем первые входы элементов ИСКЛЮЧАЮЩЕЕ ИЛИ с инверсией обьединены, а вторые их входы подключены к соответствующим выходам первого блока памяти, тактовые входы и входы сброса реверсивных счетчиков попарно объединены и подключе1732499

10 к /73У2

8л.орому роХ-диоду ка (2 ны соответственно к первому и второму выходам блока синхронизации. выходы блоков вычисления модулей подключены к соответствующим входам сумматора, о т л и ч а юшийся тем, что, с целью повышения точности, введены второй блок памяти и блок управления накоплением. информационный вход которого подключен к выходу порогового блока. входы пороговых сигналов которого подключены к выходам второго блока памяти, входы которого соединены с вторыми адресными выходами блока синхронизации, третий и

5 четвертый выходы которого соединены с синхронизирующими выходами блока управления накоплением, информационный выход которого подключен к входу блока синхронизации.

1п к лактоЬ,у

Exoqa c zeivzaхсзр 5-/, 5-2 xoga w алькой усл аА и сне/л 1икоо -г к лер/ому

ob К ой ка /2

1732499 иер. 8aixoy.1732499

Составитель Ю.Охлобыстин

Техред М.Моргентал Корректор А.Осауленко

Редактор Н.Гунько

Производственно -издательский комбинат "Патент",. г. Ужгород. ул,Гагарина, 101 .г

Заказ 1591 Тираж . Подписное

ВНИИПИ Государственного комитета по изобретениям и открытиям при ГКНТ СССР

113035, Москва. Ж-35, Раушская наб., 4/5