Многопроцессорная система

 

Изобретение относится к вычислительной технике и предназначено для реализации обработки информации в конвейерном режиме в реальном времени и в режиме множественных потоков команд и данных, при этом межпроцессорный обмен в системе осуществляется асинхронно. Цель изобретения - повышение производительности при одновременном уменьшении аппаратурных затрат и упрощении процедуры межпроцессорного обмена. Обмен между процессорами 1 производится через блоки 2 обмена, содержащие узел двухпортовой памяти. Причем на время доступа одного процессора 1 к узлу двухпортовой памяти доступ другого процессора 1 блокируется. Используемые средства синхронизации доступа к узлу двухпортовой памяти упрощают реализацию системы. 5 ил.

СОЮЗ СОВЕТСКИХ

СОЦИАЛИСТИЧЕСКИХ

РЕСПУБЛИК (19) (11) (g1)g G 06 F 15/16

ОПИСАНИЕ ИЗОБРЕТЕНИЯ

К А BTOPCHOMY СВИДЕТЕЛЬСТВУ

ГОСУДАРСТВЕННЫЙ КОМИТЕТ

ПО ИЗОБРЕТЕНИЯМ И OTHPbtTHAM

ПРИ ГКНТ СССР (21) 4364123/24-24 (22) 15.01.88 (46) 23.10 ° 90. Бюл. В 39 (71) Институт проблем моделирования в энергетике АН УССР (72) В.Ф.Евдокимов, ЮоТаКизим АоАоСигарев и П.А,Тарчук (53) 681 ° 325(088.8) (56) Валях Е. Последовательно-параллельные вычисления: Перев. с англ.—

М.: Мир, 1985, с.117-124.

Авторское свидетельство СССР

М 1259277, кл. G 06 F 15/16, 1984. (54) МНОГОПРОЦЕССОРНАЯ СИСТЕМА (57) Изобретение относится к вычислительной технике и предназначено для реализации обработки информации

2 в конвейерном режиме в реальном времени и в режиме множественных потоков команд и данных, при этом межпроцессорный обмен в системе осуществляется асинхронно. Цель изобретения — повышение производительности при одновременном уменьшении аппаратурных затрат и упрощении процедуры межпроцессорного обмена. Обмен между процессорами производится через блоки 2 обмена, содержащие узел двухпортовой памяти.

Причем на время доступа одного процессора 1 к узлу двухпортовой памяти доступ другого процессора 1 блокируется. Используемые средства синхронизации доступа к узлу двухпортовой памяти упрощают реализацию системы.

5 ил.

1601614

Изобретение относится к вычислительной технике и предназначено для реализации обработки информации в конвейерном режиме в реальном време5 . ни и в режиме множественных потоков, команд и данных, при .этом межпроцессорный обмен в системе осуществляется асинхронно.

Цель изобретения — повышение про1изводительности при одновременном . уменьшении аппаратурных затрат и упрощении процедуры межпроцессорного обмена.

На фиг.1 приведена структурная схема многопрбцессорной системы; на фиг.2 и 3 — функциональные схемы процессора и блока обмена соответствен1 но; на фиг.4 — временные диаграммы сигналов, формируемых узлом синхронизации; на фиг.5 — диаграммы, иллюстрирующие механизм затягивания ! положительной фазы синхроимпульсов.

Система (Фиг. 1) содержит процессоры 1.1-1.-ш и блоки 2.1-2.m обме- 25 на. Каждый процессор 1 (Фиг.2) содержит узел 3 синхронизации, элемент

ИЛИ 4, узел 5 обработки, элемент

ИЛИ-НЕ 6 и двунаправленный шинный формирователь 7. Каждый блок 2 обме- 30 на (фиг 3) содержит D-триггеры 8.1 и 8.2, JK-триггеры 9.1 и 9.2, элементы И 10.1 и 10.2, элементы И-НЕ 11.1 и 11 ° 2 и узел 12 двухпортовой памяти емкостью 2 слов. Кроме того, на

К

35 фиг.1-3 обозначены входы и выходы

13-30 соответствующих сигналов.

Узел 5 обработки предназначен для обработки информации по заданной про- 40 грамме. Он содержит арифметико-логическое устройство, устройство управления, память программы и данных.

Часть адресного пространства в формате адресных команд отведено для обращения к блоку 2 обмена. Устройство управления узла обработки помимо традиционных функций обеспечивает программное формирование сигналов "Передача 1" и "Передача 2". Шинный формирователь 7 предназначен для согласования однонаправленных входа и выхода данных узла 5 обработки с внешней двунаправленной шиной данных. В качестве узла обработки 5 допустимо ис55 пользование широкого диапазона устройств: от универсального процессора до отдельных операционных узлов тина ма.ричного умножитепя, которые обеспечивают формирование необходимого набора управляющих сигналов, адреса и операнда.

Узел 3 синхронизации формирует (фиг.4) последовательность синхроимпульсов (СИ) с параметрами Т и tg u две последовательности стробирующих сигналов: стробов чтения (СЧ) с параметрами и и стробов записи

Л (СЗ) с параметрами 1 и ь . В 3ависимости от уровня сигнала "Записьчтение" (3/Ч) на выходах узла синхронизации формируются либо стробы чтения (3/Ч=1), либо стробы записи (3/Ч=О) соответственно. Активным уровнем стробирующих сигналов является уровень логического нуля. В системе машинных команд каждого процессора 1 помимо набора арифметических, логических и команд управления, включакицих команды безусловного и условного переходов и обращения к подпрограмме, введены команды, формирующие сигналы

"Передача 1" и "Передача 2", назначение которых заключается в синхронизации процесса обмена. Каждый процессор 1.i системы осуществляет связь с процессором 1.(i+1) через блок 2.i обмена и с процессором 1. (i-1) через блок

2.(i-1) обмена. Обращение процессора к блоку обмена осуществляется.посредством его адресных команд. Два процессора 1 могут обратиться одновременно к общему блоку 2 обмена без предварительного программного анализа его состояния, но при этом один из процессоров 1 перейдет в режим ожидания.

Активный процессор 1, т.е. тот, который получил доступ к блоку 2 обмена, закончив операции с ним, обязан программно передать блок 2 обмена ожидающему процессору 1. Эта передача осуществляется под управлением программно формируемых сигналов "Передача 1" и "Передача 2". Для реализации системой некоторого алгоритма в память программы каждого процессора 1 должна быть занесена программа, реализующая неопределенную часть алгоритма данного процессора 1. Программная реализация каждым процессором 1 соответствующей части общесистемного алгоритма отличается от общеизвестных только процедурой обмена.

В процессе начальной установки каждый блок 2,1 обмена передается процессору 1.i, Если того требуют услоADD 3 740, 5 !6 вия реализации алгоритма, то процессор I.i может программно передать блок 2.i процессору !.(i+1), не производя операций с последним„ llри информационной емкости каждого блока 2 обмена равной 2 слов для обращения к двум блокам 2 обмена в диапазоне адресов процессора 1 отведено 2 " значений адреса, Учитывая, что все множество адресов процессора 1 составляет ряд чии сел 0,1,...,2 -1, где и — число двоичных разрядов в формате адресной команды, предназначенных для кодирования адреса, диапазон адресов процессора lo1,0,1óaoîó2 «2 "" -1 предназначен для обращения к памяти данных, диапазон адресов 2" -2, 2" -2 +

+1,...,2 -2 — 1 предназначен для обп ращения к блоку 2,(i-l) обмена, диапазон адресов 2 -2", 2 -2 +1,..., 2 -1 предназначен для обращения к п блоку 2.i обмена. К примеру, если под адресное пространство в формате машинной команды отведено Il двоичных разрядов, то при информационной емкости блока обмена, равной 16 словам, диапазон восьмеричных адресов

3740-3757 предназначен для обращения к блоку 2. (i-1) обмена, а диапазон адресов 3?60-3777 — для обращения к блоку 2,i обмена. Процедура обмена информацией между двумя смежными процессорами I.i и 1.(i+I) заключается в обращении посредством адресных команд к блоку 2,i обмена, Пусть требуется сложить операнды, находящиеся в аккумуляторах процессора I.i и процессора 1,(i+I), при условии, что блок 2,i обмена находится в многопольном владении процессора, I.i.Äëÿ этого достаточно, чтобы процессор

I.i исполнил инструкции

ST 3 7 6 О, POST ONE (!) где первая инструкция является инструкцией загрузки содержимого аккумулятора в ячейку памяти с абсолютным адресом 3760, который соответствует нулевой ячейке блока 2.i обмена, а вторая инструкция является инструкцией, которая фиксирует момент свершения события (в нашем случае записи операнда в блок обмена), по исполнении которой будет выработан сигнал "Передача 1", разрешающий доступ процессору 1,(i+)) к блоку

:2,1 обмена. После Формирования сигО!614 6 нала "1!ередача 1" повторное обращение процессора !.i к блоку 2.i обмена переводит его в режим ожидания.

Процессор I (i+1) в процессе обмена должен будет исполнить инструкцию по которой содержимое аккумулятора

1О процессора 1.(i+!) складывается с содержимым ячейки памяти с абсолютным адресом 3740, который соответствует нулевой ячейке блока 2.i обмена.

По выполнении трех указанных инструк-!

5 ций происходит сложение двух операндов, находящихся в аккумуляторах соседних процессоров, результат сложения заносится в аккумулятор процессора 1.(i+1). Кроме того, процессор

1.(i+1) может заслать в блок 2.i обмена для процессора К операндов,после чего он обязан выполнить инструкцию

РОЯ ТТИО по которой будет выработан сигнал

"Передача 2", который разблокирует доступ процессора 1. i к блоку 2. i обмена, Аппаратные средства, обеспечивающие синхронизацию процесса обмена, работают следующим образом. В процессе начальной установки все триггеры

8..1 и 9.1 всех блоков 2 обмена (Фиг.3 устанавливаются в единичное состояние, все триггеры 8.2 и 9.2 " в нулевое состояние. Установка узла или элемента в единичное состояние означает, что на прямом выходе узла или элемента устанавливается сигнал уровня логической единицы, а на соответствующем ему инверсном выходе (если он существует) — логического нуля.

Рассмотрим режим одновременного программного обращения процессора

45 1 ° i и 1,(i+1) к блоку 2.i обмена при состоянии триггеров 9.1 и 9.2,,зафиксированных начальной установкой.

Для этого необходимо, чтобы узлы 3 синхронизации одновременно начали

5О формирование синхроимпульсов, во время действия которых оба процессора

I.i и 1.(i+I) произведут обращения к блоку 2.i обмена, причем временные параметры синхроимпульсов (период и, длительность) могут быть различны, В каждом из процессоров синхроимпульс с выхода узла синхронизации поступает на третий вход элемента ИЛИ 4 и на выход 28 ° В исходном состоянии сиг1601614

1, если 2 -2 «<М 2 ь к

О, если Кс 2 -2 к (2) 1, если 2 -2 2 -2 -1, ь к и к

В2 к+, n,к

О, если (2 -2 pL>2 -2 -1 50 где с — значение адресной части ко" манды, На выходе данных узла 5 обработки устанавливается операнд для записи в

55 блок 2 обмена. На выходе 3/Ч устанавливаются логический нуль в режиме записи и логическая единица в режиме чтения. Логическая единица налы "Блокировка !" и "Блокировка 2 " отсутствуют, т.е. на первый и второй входы элемента ИЛИ 4 воздействует уровень логического нуля, поэтому передний фронт синхроимпульсов (фиг.5) проходит через элемент ИЛИ 4 как в процессоре l.i так и в процессоре

l.(i+1), При подаче на входы 28, 30 и 29 элемента ИЛИ 4 синхроимпульсов и потенциальных сигналов "Блокировка 1" (Бl) и "Блокировка 2" (Б2) на выходе элемента ИЛИ 4 формируется результи рующий сигнал (СИ;) как показано на фиг.5. Выход элемента ИЛИ 4 находит ся в единичном состоянии при наличии одного из сигналов Бl или Б2, Каждый синхроимпульс разбиваем на две фазы: положительную, в которую входят по- 20 ложительный фронт (переход из нуля в единицу) и интервал времени, в кото-! ром он находится в состоянии единицы, и отрицательную, в которую входят (2Р задний фронт (переход из единицы в нуль) и время нахождения в состоянии логического нуля С выхода элемента

ИЛИ 4 положительная фаза синхроим1пульса поступает на вход узла 5 обра-! ботки. Во время действия положитель- 30 ной фазы синхроимпульса узел 5 обра ботки выдает на свои выходы сигналы и коды, которые являются функциями макроинструкций, при выполнении любой адресной операции на выходе ад" реса узла 5 обработки устанавливают ся К младших разрядов содержимого адресной части команды, сигналы на выходах сигналов выборки (Вl и В2) вырабатываются в процессе расшифровки 40 соответствующих старших разряцов адресной части команды. Значения послед-них определяют условия устанавливается в цикле выполнения макроинструкции PÎST ONE на выходе 26 и в цикле выполнения макроинструкции РОЯТТМО на выходе 27. При выполнении других операций указанные выходы остаются в нулевом состоянии. Для реализации инструкций

POST 0NE и РОБТ TMO достаточно отвести в памяти микропрограмм по одному разряду на каждую из них. Процессор

), в рассматриваемой положительной фазе синхроимпульса производит обращения к блоку 2.i обмена. Пусть он при этом засылает операнд в третью ячейку блока 2.i обмена путем исполнения инструкции ST 3763 (работа описывается для частного случая организации памяти, положив n-=11 и К=4).

В силу условий (2) и (3) сигнал на выходе 24 Вl равен логической единице, а сигнал В2 — логическому нулю.

На других выходах узла 5 обработки процессора I.i устанавливаются следующие коды и сигналы: на выходе данных — содержимое аккумулятора; на выходе адреса — двоичный код 0011 (четыре младших разряда адресного кода 3763); на выходе 3/Ч вЂ” уровень логического нуля (резссч записи); на ныI ходах передачи — логические нули. С выхода 3/Ч узла 5 обработки логический нуль поступает на вход узла 3 синхронизации и разрешает выдачу строба записи на выход 20. При этом выход

2I находится в единичном состоянии.

Кроме того, с выхода 3/Ч узла 5 обработки логический нуль подается на вход "Направпение передачи" шинного формирователя 7, на вход "Выборка кристалла" с выхода 24 узла обработки через элемент ИЛИ-НЕ 6 подается сигнал 131 (логический нуль). Такое сочетание сигналов обеспечивает передачу информации с входа данных шинного формирователя 7 на его вход-выход 23 данных. На выходе 22 адреса устанавливаются четыре младших разряда адреса, на выход 20 поступает строб записи, а на выход 28 — синхроимпульсы, которые передаются соответственно на входы 22,1, 20.1 и 28.1 блока 2.i обмена и на входы 22.2

20,2 и 28.2 блока 2.(i-l) обмена.Аналогично данные с входа-выхода 23 процессора l.i поступают на вход-выход

23.1 блока 2.i обмена и на вход-выход

23.2 блока 2.(i-l) обмена. На вход

24 поступает сигнал 3I единичного

9 lб уровня, а на вход 26 — сигнал "Передача порта I" (III ) нулевого неактивного уровня, которые поступают в блок

2. i обмена. В блоке 2. i операнд по входу-выходу 23.1 поступает на первый вход-выход узла 12 двухпортовой памяти, который в этом случае выполняет функцию информационного входа, строб записи по входу 20 поступает на вход

СЗ узла 12. Синхроимпульс по входу

28 ° 1 поступает на входы синхронизации D-триггера 8,1 и JK-триггера 9.1, при этом триггеры продолжают оставаться в единичном состоянии. Единичный сигнал с прямого выхода JK-триггера 9.1 и сигнал В1 по входу 24 единичного уровня, поступая на соответствующие входы элемента И-НЕ 11! формируют на его выходе сигнал В1

= Ql Л Bl который,.поступая на вход

Bl узла 12 двухпортовой памяти, обеспечивает запись операнда с входа-выхода 23.1 в третью ячейку узла 12.На выходе элемента И 10.1 формируется сигнал "Блокировка 1" (Бl), причем

Бl = Q Л В! в нашем случае равен нулю, так как Ql = О, где Ql — инверсный выход JK-триггера 9.1. Сигнал Бl с блока 2.i обмена по входу 30 поступает в процессор I.i в котором он воздействует на первый вход элемента ИЛИ 4. Нулевой (неактивный) уровень поступившего сигнала Бl не влияет на прохождение синхроимпульсов через элемент ИЛИ 4, поэтому с приходом отрицательной фазы рассматриваемого синхроимпульса завершается выполнение микрооперации, и в случае, если она была заключительной в последовательности микроопераций, реализующих макрооперацию записи, следующий синхроимпульс увеличивает содержимое счетчика команд на единицу и процессор 1 начинает выполнение следующей макрооперации.

Обратимся теперь к процессору

1. (i+I). Пусть он выполняет в цикле обращение к блоку 2.i обмена инструкцию ADD 3743, При этом на выходах его узла 5 сформированы следующие сигналы: на втором выходе сигнала выборки — сигнал В2 единичного уровня по условию (3); на первом выходе сигнала выборки — сигнал Bl нулевого уровня по условию (2); на выходе адреса " двоичный код 0011 (четыре мпадших разряда восьмеричного

О16! 4 !о када 3743) на выходе 3/Ч вЂ” сигнал

3/Ч единичного уровня (режим чтения); на выходах сигналов передачи †.сигна5 лы П1 и П2 уровня логического нуля.

С выхода 3/Ч узла 5 обработки единица поступает на вход узла 3 синхронизации и разрешает выдачу строба

tt чтения на его выход 21 и на вход Íàправление передачи" двунаправленного шинного формирователя 7, на вход "Выборка кристалла которого поступает с выхода 25 узла 5 обработки инвертированный сигнал В2 через элемент ИЛИНЕ б. Сочетание указанных сигналов обеспечивает передачу операнда с входа-выхода данных шинного формирователя 7 íà его выход данных. Таким образом, операнд с входа-выхода 23 поступает на вход данных узла 5 обра" ботки. Адрес по выходу 22, строб чтения по выходу 21 и синхроимпульс по выходу 28 поступают соответственно по входам 22, 23, 2!.2 и 28„2 блока

2.i обмена и на входы 22.1, 21.1 и

28.! блока 2.(i+I) обмена. Сигнал

В2 уровня логической единицы и сигнал П2 уровня логического нуля поступают соответственно по входам 25 и

30 27 в блок 2.i обмена, в котором адрес по входу 22.2, а строб чтения по входу 21.2 поступают соответственно на входы узла 12 двухпортовой памяти„ Синхроимпульс по входу 28.2 поступает на входы синхроимпульсов Dтриггера 8.2 и JK-триггера 9.2, при этом триггеры 8.2 и 9.2 продолжают оставаться в нулевом состоянии. На выходе элемента И 10.2 сформирован

40 сигнал Б2 = Q2 Л В2, который в нашем случае равен 1, так как Q2=1 B2=1 где Q2 — инверсный выход JK-триггера

9.2. Сигнал Б2 по входу 29 поступает на соответствующий вход элемента ИЛИ

45 4 в процессоре 1.(i+I), блокируя про" хождение отрицательной фазы синхроимпульса, что равносильно затяжке во времени отрицательной фазы синхроимпульса. При этом узел 5 обработки

50 переходит в режим ожидания до момента, пока JK-триггер 9.2 не изменит своего состояния. Нулевой уровень с прямого выхода JK-триггера 9.2 и сигнал В2 единичного уровня на входе 25, поступая на входы элемента И-НЕ 11,2, формируют сигнал В2 = (!2 A В2, единичный уровень которого, поступая на вход

В2 узла 12 двухпортовой памяти блока

2,i не разрешает выборку ее второго

1601614

12 порт», при этом вторые входы-выходы данных продолжают оставаться в третьем состоянии. Таким образом осуществляется задержка чтения операнда, что н!е отраж ется на правильности функцио5 пирования процессора.1. (i+ I ), арифметико-логическое устройство которого, являясь комбинационной схемой, произ1 водит обработку операнда в соответствии с кодом операции после считывания

1 последнего. Таким образом, в резульf тате одновременного обращения двух процессоров l i и 1. (i+1) к блоку 2.i

Обмена происходит запись содержимого

1 аккумулятора процесора 1.1 в третью ячейку узла 12 двухпортовой памяти,а процессор 1. (i+1) переходит в режим фжидания, в котором он находится до

1 тех пор, пока процессор I.i не испол- 20 нит инструкцию POST ONE Âöèêëå вы-> волнения макроинструкции POST ÎNE в узле 5 обработки формируется сигнал

gI который по входу 26 поступает на К-вход,Ж-триггера 9.1 и вызывает 25 его установку в нулевое состояние.

При этом на выходе элемента И 10.1 формируется сигнал Бl при условии, если процессор I.i вновь обратится к блоку 2.i обмена, который по вы- 3р ходу 30 поступает на третий вход элемента ИЛИ 4 процессора и переводит

его таким образом в режим ожидания.

Единица с инверсного выхода JK-триггера 9.1 поступает íà D-вход D-триг35 .гера 8.2, который по приходу перед1него фронта синхроимпульса по входу

1, 28.2 с процессора 1. (i+I) переходит

la единичное состояние и вызывает установку JK-триггера 9. 2 по J-входу в gp единичное состояние. Назначение D-триггера 8.2 заключается в согласовании процесса обмена с частотой следования синхроимпульсов процессора

l.(i+1). Как следует из фиг.5, по- 45 падание заднего фронта сигнала Бl или

Б2 в отрицательную фазу исходной последовательности синхроимпульсов вызывает уменьшение длительности отрицательной фазы результирующей после- 50 довательности СИ (показано пунктиром) по сравнению с исходной, что недопустимо, Согласующие D-триггеры

8 ° 2 и 8.1 осуществляют необходимую задержку в снятии сигналов Б2 и Б! соответственно и гарантируют формирование задних фронтов этих сигналов в положительной фазе соответствующих синхроимпульсов.

Вновь обратимся к рассмотрению функционирования процессора 1.(i+1) который при выполнении операции

ADD 3743 перешел в режим ожидания.

После срабатывания JK-триггера 9.2 сигнал Б2 снимается, т.е. на выходе элемента И 10.2 устанавливается нулевое состояние, которое передается по выходу 29 на вход элемента ИЛИ 4 процессора 1.(i+1) на выходе элемента И-НЕ 11.2 „ B2 =

= Я2 В2, нулевой уровень которого, поступая на вход узла 12 двухпортовой памяти, разрешает выборку ее вто" рого порта. При этом стробы чтения по входу 21.2 поступают на вход узла

12 двухпортовой памяти все время, пока процессор 1.(i+1) находится в режиме ожидания, код адреса (0011) на входе адреса также не снимается, так как отрицательная фаза синхроимпульса еще не проходила на узел 5 обработки. Поэтому после срабатывания 3К-триггера 9.2, которое происходит только в положительной фазе синхроимпульсов, очередной строб чтения производит считывание информации из третьей ячейки узла 12 двухпортовой памяти и на выходе данных устанавливается ее содержимое, которое по входу-выходу 23 поступает в процессор 1,(i+1). Поступивший операнд с входа-выхода шинного формирователя

7 передается на вход данных узла 5 обработки. В последнем происходит сложение поступившего операнда с содержимым аккумулятора. Отрицательная фаза очередного синхроимпульса проходит через элемент ИЛИ 4 и, поступая на вход СИ узла 5 обработки, завершает выполнение рассматриваемой операции, Дальнейшая работа процессора 1.(i+1) протекает в соответст" вии с программой. Блок 2.i обмена находится в монопольном владении процессора 1.(i+I), пока последний не исполнит инструкцию РОБТ ТИО, по которой в его узле обработки процессора 1.(i+I) будет выработан. сигнал

П2. Этот сигнал по входу 27 поступает в блок 2.i обмена на К-вход .Ж-триггера 9.2 и устанавливает его в нуль.

Единица с инверсного выхода JK-триггера 9.2 поступает на D-вход D-триггера 8.1, который по приходу синхроимпульса с процессора 1 ° i переходит.. в единичное состояние и вызывает ус»

1601614!

4 тановку JK-триггера 9.1 по J-входу в единичное состояние. В результате выполнения описанной последовательности макроопераций происходит обмен информацией и триггеры 8.1, 8.2, 9.1 и

9.2 возвращаются в исходное состояние.

Для осуществления макроконвейерного способа обработки информации достаточно распределить задание процессорам таким образом, чтобы каждый

i-й процессор производил считывание информации только с блока 2.(i-l) обмена и запись информации только в блок 2 ° 1 обмена В этом случае процессор l,i и блок 2.i обмена образуют ступень конвейера. Преимущество такого конвейера состоит в том, что он не боится внутренних циклов и ветвле- 20 ния программы из-за приобретенного системой свойства самосинхронизации.

Формула изобретения

Многопроцессорная система, содержащая m процессоров, каждый из кото.рых содержит узел обработки, узел синхронизации и двунаправленный шинный формирователь, и m блоков обмена, 30 каждый из которых содержит узел памяти, выходы адреса и управления и вход-выход данных 1-го процессора (i=1 m) соединены с первыми одноименными входами и входами выходами

i-го блока обмена и с вторыми одноименными входами и входами-выходами (Z;1)-ro (при i=1, i-1ш) блока обмена, отличающаяся тем, что, с целью повьппения производитель- 4О ности при одновременном уменьшении аппаратурных затрат и упрощении про" цедуры межпроцессорного обмена, в каждый процессор введены элементы

ИЛИ и ИЛИ-НЕ, а в каждый блок обме- 45 на - первые и вторые D- u JK-триг ер,, первые и вторые элементы И и

И-НЕ, причем в каждом блоке обмена узел памяти выполнен в виде узла двухпортовой памяти, первые выходы сигналов выборки и передачи и вход сигнала Блокировка 1" i-го процессора соединены с первыми одноименными входами и выходом i-го блока обмена,вторые входы сигналов выборки и передачи и выход сигнала "Блокировка 2" соединены с одноименными выходами и входами (i+1)-го (при i=m, i+1=1) процессора, причем в каждом блоке обмена К вЂ” вход первого JK-триггера и первый вход первого элемента И образуют первый вход сигналов передачи и выборки блока обмена, первые входы адреса, стробов записи и чтения узла двухпортовой памяти, вход синхронизации первого D-триггера и первый вход-выход данных узла двухпортовой памяти, образуют первые вход адреса и управления и первый вход,-выход данных блока обмена, К-вход второго JK-триггера и первый вход второго элемента И образуют второй вход сигналов передачи и выборки блока обмена, вторые входы адреса, стробов записи и чтения узла двухпортовой памяти„ вход синхронизации второго D-триггера и второй вход-выход данных узла двухпортовой памяти образуют вторые входы адреса и управления и второй входвыход данных блока обмена, выходы первого и второго элементов И являются выходами сигналов "Блокировка 1" и

"Блокировка 2" блока обмена соответ1 ственно, вход синхронизации и информационный вход первого D-триггера соединены с входом синхронизации первого JK-триггера и инверсным выходом второго JK-триггера соответственно, вход синхронизации и информационный вход второго D-триггера соединены с входом синхронизации второго JK-триггера, выходы первого и второго D-триг. геров соединены с J-входами первого и второго JK-триггеров соответственно, прямой и инверсный выходы первого JK-триггера соединены с первым входом первого элемента И-НЕ и вторым входом первого элемента И соответственно, прямой и инверсный выходы второго JK-триггера соединены с первым входом второго элемента И-НЕ и вторым входом второго элемента И соответственно, первые входы первого и второго элементов И соединены с вторыми входами первого и второго элементов

И-НЕ соответственно, выходы которых соединены с входаьа "Выборка порта 1" и "Выборка порта 2" узла двухпортовой памяти, причем в каждом процессоре входы сигналов "Блокировка 1" "Блокировка 2" процессора соединены с пер- вым и вторым входами элемента ИЛИ, выход которого соединен с входом синхронизации узла обработки, первые и вторые выходы сигналов выборки и передачи которого являются перв и

1Ь

1601Ь14

27

22

29

30вторыми одноименными выходами процессора, выходы синхроимпульсов,стробов записи и чтения узла синхронизации и выход адреса узла обработки об5 разуют Ж ход адреса и управления процессора, вход-выход .данных которого соединен с входом-выходом данных дву:;направленного шинного формирователя, вход и выход данных которого соеди,:нены с одноименными выходом и входом

:,узла обработки, выход сигнала "Запись-чтение" которого соединен с входом узла синхронизации и с входом

"Направление передачи " двунаправленного шинного формирователя, вход "Выборка кристалла" которого соединен с выходом элемента ИЛИ-НЕ, первый и второй входы которого соединены с первым и вторым выходами сигналов выборки узла обработки, выход синхроимпульсов узла синхронизации соединен с третьим входом элемента ИЛИ.

1б01614 си

Составитель А.Ушаков

Редактор О,Юрковецкая Техред М.Дидык Корректор С.Шекмар

Заказ 3271 Тираж 569 Подписное

ВНИИПИ Государственного комитета по изобретениям и открытиям при ГКНТ СССР

113035, Москва, Ж-35, Раушская наб., д..4/5

Производственно-издательский комбинат "Патент", г. Ужгород, ул. Гагарина, 101