Устройство для контроля полупроводниковой памяти

 

Изобретение относится к вычислительной технике и может быть использовано для отбраковки больших интегральных схем оперативных запоминающих устройств. Цель изобретения - повышение быстродействия устройства за счет исключения избыточных циклов контроля записи информации. Устройство содержит генератор 1 прямоугольных импульсов, делитель 2 частоты, элементы И 3-5, счетчик 6 адресов, счетчик 9 сбоев, блок 11 сравнения, триггеры 12 - 14, распределитель импульсов 15, преобразователь 16 код-длительность импульса, формирователь 17 импульсов и элемент ИСКЛЮЧАЮЩЕЕ ИЛИ 18. При наличии дефектных ячеек памяти контроль заканчивается по переполнению счетчика сбоев 9. При этом код счетчика 6 адресов определяет адрес неисправной ячейки оперативного запоминающего устройства. 1 ил.

СОЮЗ СОВЕТСКИХ

СОЦИАЛИСТИЧЕСКИХ

РЕСПУБЛИК

„,ЯЦ„„1608755,А 1 (51}5 а l ) С 29/00

ГОСУДАРСТВЕННЫЙ КОМИТЕТ

ПО И БРЕТЕНИЯМ И ОТНРЫТИЯМ

ПРИ ГН Т СССР

1

К А В ОРСКОМУ СВИДЕТЕЛЬСТВУ (54) УСТРОЙСТВО ДЛЯ КОНТРОЛЯ ПОЛУПРО ОЙНИКОВОЙ ПАМЯТИ (57) Из бретение относи ся к вычислительной техн ке и может быть использовано для отработ и больших интегральных схем оперативны1» запоминающих устройств. Цель (2 I ) 46 (22) 12 (46) 23 (72) М. (53) 68 (56) Ав № 8622

Авто № 1425

9652/ 24 -24

12.88

11.90. Бюл. № 43

В. Шкадин .327.66 (088.8) орское свидетельство СССР

9, кл. С 11 С 29/00, 1980. ское свидетельство СССР

88, кл. G 11 С 29/00, 1988. изобретения — повышение быстродействия устройства 3а счет исключения избыточных циклов контроля записи информации. Устройство содержит генератор 1 прямоугольных импульсов, делитель 2 частоты, элементы

И 3--5, счетчик 6 адресов, счетчик 9 сбоев, блок l lсравнения,,триггеры 12 — 14, распределитель !5 импульсов. преобразователь 16 . код--длительность импульса, формирователь 17 импульсов и элемент ИСКЛ1ОЧАЮЩЕЕ ИЛИ 18. При наличии дефектных ячеек памяти контроль заканчивается по переполнению счетчика сбоев 9. При этом код счетчика 6 «дресов определяет адрес неисправной ячейки оперативного запоминающего устройс гва. 1 ил.

1608 56

70

Формула изобретения

Изобретение относится к вычислительной гехнике и может быть использовано для отбраковки больших интегральных схем (БИС) (1перятивных запоминающих устройств (ОЗУ) .

Цель изобретения -- повышение быстродействия устройства за счет исключения избыточных циклов контроля записи инф0рмя ции.

1!я чертеже приведена структурная схема устройства.

Устройство содержит генератор 1 прямо., ольных импульсов, делитель 2 частоты, п(рвый 3, второй 4 и третий 5 элементы И, "i(Р11(к 6 адреса, адресные выходы 7, выход

8 ",pi(зн=(кя окончания контроля, счетчик 9 сбося, выход 70 кода времени, блок 11 срав.!!, ;;,1я 1(срв,(й 2, второй 13, третий 14

I ригг(.ры, распределитель 15 импульсов, преб: язовятель 6 код длительность импульса, форм ировяте (ь 17 импульсов, элемент

ИСК7!10ЧА!О)ЦЕЕ ИЛИ 18, информацион1111й вход 19, информационный выход 20, выход 21 сигнала записи-считывания, контро,(нру му(о схем ОЗУ 22.

Устройство работает следующим образом. !!ервонячально счетчик 6 адреса и тригг(р,l 13 н !4 устянавлива(отся в HóIåâoå со(тонике, я счетчик 9 сбоев †- в единичное ,, (иннця в младшем разряде), пепи началь11ой устя11овки на чертеже не показаны.

Сннхронизя1111я работы устройства осуще(твлнетс;-, импульсами с выхода генератора 1, которые поступают на вход делителя 2 частоты.

С каждым импульсом с выхода делителя 2 частоты производится запуск преобразовател я i 6 код — дг1ител ы(ость и мну.ii>cH, Hd Выходе которого формируется импульс записи информации в схему контролируемого

)ЛУ 22,, длительность (=Кт которого npoii(ipiI вонял ьна периоду следования имг(у(льсо» с выходя гснерятора 1 и состоянию счет(икя 9 сбоев. По окончании импульса записи . я11ускяется формирователь 17 импульсов, ны юд111,1 ми импульсами которого произво(:(тся стробирование блока 11 сравнения, При этом в зависимости от результата срав.:и11ия появляется импульс на выходе совпад(-11111 при равенстве информации с выхода триггера 12 и с выхода схемы ОЗУ 22 или ня ны (1де несовпадения в противном случае.

Импульс-с выхода несовпадения блока 1! сря в 1н ни я увеличивает ив единицу содержимое счетчика 9 сбоев. Им((уlbc с выхода совпадения поступает на вход распределителя 15 импульсов, и в зависимости от состояния триггера 12 устанавливается в единичное состояние триггер 13 (при единичном состоянии триг, сра 12) или триггер 14 (при нулевом состоянии триггера 12). При этом выход элемента ИСКЛ!О !А!ОП1ЕЕ ИЛИ 18 принимает значение логической «1», единичный

45 уровень на выходе одного из элементов И 4—

5 в зависимости от того, какой из пары триггеров 13 в 14 установился в единичное состояние, изменяет состояние триггера !2.

С приходом очереди го импульса с выхода делителя 2 частоты цчкл повторяется с тем лишь отличием, что при .;равильной записи информации устанавливается в единичное состояние другой триггер из лары 13 — 14.

При неправильной записи информации в проверяемую ячейку ОЗУ 22 импульс с выхода несовпадения блока 11 сравнения увеличивает на единицу содержимое счетчика 9 сбоев, однако триггер 12 не изменяет своего состояния, так как на его входе присутствует уровень логической «1». Увеличение содержимого счетчика 9 сбоев производится до тех пор, пока не будет произведена правильная запись информации в контролируемую ячейку ОЗУ 22. При этом триггеры 13 и 14 устанавливаются в единичное состояние.

Единичные уровни на первом и втором входах элемента И 3 разрешают прохождение импульсов с его третьего входа на выход.

С приходом импульса с выхода делителя 2 частоты импульс с выхода элемента И 3 обнуляет триггеры 13 и 14 и увеличивает на единицу содержимое счетчика 6 адреса, которое определяет адрес проверяемой ячейки

ОЗУ 22. Одновременно триггер 12 изменяет свое состояние на противоположное и производится запуск преобразователя 16 код— длительность импульса. Осуществляется пикл контроля записи в очередную ячейку

ОЗУ 22.

Переход (п+1) -го разряда счетчика 6 адресов по выходу 8 при положительном результате проверки ОЗУ 22 свидетельствует об окончании контроля, при этом код на выходе 10 счетчика 9 сбоев определяет минимальную длительность импульса записи для устойчивой работы ОЗУ 22.

При наличии дефектных ячеек памяти контроль заканчивается по переполнению счетчика 9 сбоев, при этом код счетчика 6 адресов определяет адрес неисправной ячейки ОЗУ 22.

Устройство для контроля полупроводниковой памяти, содержащее генератор прямоугольных импульсов, делитель частоты, элемент И, счетчик адреса, счетчик сбоев, преобразователь код — длительность импульса, распределитель импульсов, три триггера, формирователь импульсов, блок сравнения, причем выход генератора прямоугольных импульсов подключен к синхровходу преобразователя код — длительность импульса и входу делителя частоты, выход которого подключен к первому входу первого элемента И, входу запуска преобразователя код — длительность импульса и счетному входу первого тригге1 ЯЯ7О,) Составитель В. Гордонова

Редатор Н.„ 1азаренко Техред А. Кравчук Корни ктор М г:а1(борская

Заказ Зб22 Тираж 483, (одниснос

В11ИИПИ Государственного комитета по изобретениям и открь тиям нри Г (I IT (.(:(.Р

113035, Москва„Ж вЂ” 35, Раугнска(: яаб.. д. 4 5

Производственно-издательский комбина г «Патент.:, (. rt ã:,род., . Гаг.(1 и((а, 101 ра, ным ляю втор внеь рого ройс входо явля и под разов ход к пнснвходо торог блока соеди сов, и нены н тре дннен ход которого является ннформацноныходом устройства и соединен с управнм входом распредели еля импульсов и м информационным входом блока сра, первый информационный вход котовляется информацнонным входом уста, а выход н=.совпадения соединен r! счетчика сбоев, выходы которого тся выходами кода временн устройства

3ючены к установо рным входам преобтеля код — длительность кмпульса, вы:торого являе(ся выходом сигнала зачитывания устройства и соединен с

4 формирователя импульсов, Выход коподключен к входу стробнровання сравнения, выход совпадения которого ен с входом распределителя нмпульрвый и второй выходы которого соедис S-входамн соответственно второго ьего триггеров, К-входы которых соес выходом первого элемента И н

Входо (сче (чи ка з 3 I(0;.», выходы мла;1(Он х разрядов !(О.орого являются адресными выХОдаМН уетрпйетва. а ВЫХОД СтарсцЕГО раЗряда пвлнс.сч вь!кодо".,(признака OKOH BHHя к контре:(я у(-"r Î!((! Bа Отлии((/Ои4еасЯ тем, что, ".. ЦЕ..! КН("((r-.Ы:ьПЕНН . б(-;.ТРОДЕйСтВИЯ УСтРОйетВа. . нег(введены элек(ент ИСКЛЮЧАЮЦ(ЕЕ ИЛИ н два элемента И, причем выход

ВтОзОГО â€”:ÐÈÃÃÅÐà ОЕДННЕ С ВТОРЫМ ВХОДОМ второго элемента И и 1-:ервым входом элемента И(((,,((М(!АЮ(:(ЕЕ ИЛИ, выхсд третьего тря*. гера соед .нен с Вто ым входом третьего

И:!(Л ЮЧ(АЮ(т Е:.- ИЛ И, выход которого соедннен с пепвымн входами второго н третьего элемен Ов И!. выходы которых подключены соответственно к R- u S-входам первого турь!игера, Выходы второго н третьего трнггеОВ . о.. .-„ну!сны c (xòeeòeòâåíío с вторым н третьям входамн первого элемента И.