Устройство для формирования адресов
Изобретение относится к вычислительной технике, в частности к устройствам, выполняющим адресацию операндов, представляющих собой матрицы. Целью изобретения является расширение области применения за счет реализации поиска адресов экстремальных значений элементов матрицы. Цель достигается тем, что устройство содержит регистры 2,7, сумматор 4, дешифратор 3, блок 9 памяти, элемент И 6, преобразователь 16 кодов, регистры 15, 20, цифровой компаратор 21, элементы И 17, 18 и элемент ИЛИ 19. Сущность изобретения заключается в обеспечении им поиска максимального или минимального значения элементов матрицы. 1 ил.
СОЮЗ СОВЕТСКИХ
СОЦИАЛИСТИЧЕСКИХ
РЕСПУБЛИК (s>>s G 06 F 9/35, 12/00
ГОСУДАРСТВ Е ННЫИ КОМИТЕТ
ПО ИЗОБРЕТЕНИЯМ И ОТКРЫТИЯМ
ПРИ ГКНТ СССР
ОПИСАНИЕ ИЗОБРЕТЕНИЯ
К АВТОРСКОМУ СВИДЕТЕЛЬСТВУ (61) 1425667 (21) 4630111/24-24 (22) 02.01.89 (46) 07.12.90. Бюл. М 45 (72) А.Я.Стальной, А.В,Анищенко и В.А,Шуцко (53) 681.32 (088.8) (56) Авторское свидетельство СССР.
М 1425667, кл, G 06 F 9/36, 1987, (54) УСТРОЙСТВО ДЛЯ ФОРМИРОВАНИЯ
АДРЕСОВ (57) Изобретение относится к вычислительной технике, в частности к устройствам, выполняющим адресацию операндов,, Ы,, 1612300 А2 представляющих собой матрицы. Целью изобретения является расширение области применения за счет реализации поиска адресов экстремальных значений элементов матрицы. Цель достигается тем, что устройство содержит регистры 2, 7, сумматор 4, дешифратор 3, блок 9 памяти, элемент И 6, и рео6 разо вател ь 16 кодов, регистры 15, 20, цифровой компаратор 21, элементы И 17, 18 и элемент ИЛИ 19, Сущность изобретения заключается в обеспечении им поиска максимального или минимального значения элементов матрицы, 1 ил.
1612300
10
Изобретение относится к вычислительной технике, в частности к устройствам, выполняющим операцию поиска адресов экстремальных значений элементов матрицы, и является усовершенствованием устройства по авт.св, ¹ 1425667.
Целью изобретения является расширение области применения устройства за счет реализации поиска адресов экстремальных значений элементов матрицы.
На чертеже приведена функциональная схема устройства.
Устройство содержит шину 1 входных данных, первый регистр 2, дешифратор 3, сумматор 4, первый вход 5 тактовых имгульсов, первый элемент И 6, второй регистр 7, первый вход 8 блока 9 памяти, выходы 10—
12 и второй вход 13 блока 9 памяти, выход
14 сумматора, третий регистр 15, преобразователь 16 кодов,. второй 17 и третий 18 элемент И, элемент ИЛИ 19, четвертый регистр 20, цифровой комапаратор 21, выход
22 третьего регистра, выход 23 преобразователя кодов, выход 24 элемента ИЛИ, выход 25 четвертого регистра, первь и 26 и второй 27 выходы цифрового компаратора, четвертый выход 28 блока памяти и второй вход 29 тактовой частоты.
Устройство работает следующим образом, Исходное состояние устанавливается каждый раз после окончания цикла автоматически. B исходном состоянии регистры 2, 7, 15 и 20 установлены в нулевое состояние, с выхода 12 на второй вход элемента И 6 поступает сигнал разрешения. На шину 1 входных данных поступает код команды, содержащий код m — количество строк матрицы, код п — количество линейно расположенных элементов в строке, код Тр— признак транспонирования, код А — базовый адрес. На вход 5 поступают тактовые импульсы. На вход 29 поступают импульсы тактовой частоты, сдвинутые наг/2 относительно импульсов, поступающих на вход 5. Дешифратор 3, выполненный в виде ПЗУ, принимает код -команды (код операций "Максимум" и
"Минимум" ) выдает сигнал разрешения на третий вход первого элемента И 6 и íà t ретий вход второго 17 или третьего 18 элемента И в зависимости от кода операции, По приходу тактового импульса на первый вход первого элемента И 6 вырабатывается сигнал записи в регистр 2, С выхода регистра 2 информация m, n и Тр поступает на второй вход 13 блока 9, на первый вход 8 блока 9 поступает нулевая информация с выхода 8 регистра 7. На выходе 11 блока 9 формируется первый адрес а элемента матрицы. По тактовому импульсу а1 записывается во вто15
55 рой регистр 7, С выхода второго регистра 7 а1 поступает на первый вход 8 блока 9 и на первый вход сумматора 4, На выходе сумматора формируется адрес первого элемента матрицы: А+ а1. На четвертом выходе
28 блока 9 вырабатывается сигнал записи в регистры 15 и 20. С выхода сумматора адрес первого элемента поступает в преобразователь 16, из которого считывается первый элемент и с помощью сигнала с выхода 28 блока 9 записывается в регистр 15, По следующему тактовому импульсу аналогично формируется адрес второго элемента матрицы А + а2, который поступает в преобразователь 16, вызывая значение второго элемента, которое поступает на вход регистра 20 и на второй вход цифрового компаратора 21, на первый вход которого поступает значение первого элемента. Если при сравнении на цифровом компараторе выявляется в зависимости (от кода операции) превышение (не превышение) второго над первым, то сигнал с первого выхода 26 (или второго выхода 27) поступает на первый вход второго элемента И 17 (второй вход третьего элемента И 18) и с приходом тактового импульса с входа 29 это значение записывается в регистр 20 и соответствующий ему адрес записывается в регистр 15.
Далее каждое последующее значение элемента массива, превышающее(не превышающее) предыдущее, записывается в регистр
20 и соответствующий ему адрес в регистр
15, автоматически стирая предыдущее значение. После окончания формирования всех адресов матрицы количество адресов равно произведению mxn, в регистр 20 запишется экстремальное значение элементов массива и его адрес в регистре 15. С первого выхода 10 блока 9 вырабатывается сигнал конца цикла, устанавливающий регистры 2, 7, 15 и 20 в нулевое состояние, а по следующему тактовому импульсу на входе 5 схема приходит в исходное состояние и на выходе
12 блока 9 формируется сигнал, разрешающий прием следующей команды, Количество тактовых импульсов для формирования адресов и приведения схемы в исходное состояние равно (mxn) + 2.
Рассмотрим варианты поиска максимального и минимального числа массива матрицы m = 3, n = 3, А = 10, имеющей вид:
1 2 3
4 5 6
7 8 9 и соответствующая ей матрица информации;
19 16 27
2 86 52
12 49 35
1612300
На выходе 11 блока 9 сформированы адреса элементов матрицы: а = 1, а = 2, аз=
=3, a4=4, а =5, ав = 6, а7=7, аа=8, ag=9.
Составитель Ю.Ланцов
Техред М.Моргентал Корректор О. Кравцова
Редактор Н.Рогулич
Заказ 3831 Тираж 575 Подписное
ВНИИПИ Государственно о комитета по изобретениям и открытиям при ГКНТ СССР
113035, Москва. Ж-35, Раушская наб., 4/5
Производственно-издательский комбинат "Патент", г. Ужгород, ул.Гагарина, 10"
На выходе 14 сумматора 4 формируются 5 адреса массива матрицы: A> = 11, Az = 12, Аз
=13, А4=14, А =15, Ае=16, Ат= 17, Аз= 18, Ag= 19, На выходе 23 преобразователя 16 появятся соответственно числа 19, 16, 27, 2, 86, 10
52, 12,49 и 35.
В регистр 20 сначала запишется 19, затем из преобразователя 16 поступит число
16. Числа 19 и 16 сравниваются на компараторе 21 число 16 не превышает 19, поэтому 15 оно в регистр 20 не запишется. Затем поступит число 27, оно превысит число 19 и запишется в регистр 20. Число 2 не запишется, число 86 превысит число 27 и запишется в регистр 20 и т,д. В итоге на выходе получают 20 число 86 и соответствующий ему адрес 15.
Поиск минимального значения производится аналогично и на выходе устройства получают число 2 и его адрес 14.
Экстремальные значения можно считы- .25 вать непосредственно как из регистра, так и по мере необходимости из преобразователя, имея сформированный адрес экстремального значения массива.
Формула изобретения
Устройство для формирования адресов по авт.св. Иг 1425667, о тл и ч а ю щ е е с я тем, что, с целью расширения области применения за счет реализации поиска адресов экстремальных значений элементов матрицы, в него введены два регистра, цифровой компаратор, два элемента И и элемент ИЛИ, причем выход сумматора соединен с входом преобразователя кодов, информационным входом третьего регистра, выход преобразователя кодов соединен с информационным входом четвертого регистра и первым входом цифрового компаратора, выход четвертого регистра соединен с вторым входом цифрового компаратора, первый выход которого соединен с первым входом второго элемента И, второй вход второго элемента
И соединен с первым входом третьего элемента И и с вторым входом тактовой частоты устройства, третий вход второго элемента И соединен с вторым выходом дешифратора, второй выход цифрового компаратора соединен с вторым входом третьего элемента
И, третий вход которого соединен с третьим выходом дешифратора, выходы второго и третьего элементов И соединены с входами элемента ИЛИ, третий вход которого соединен с четвертым выходом блока памяти, а выход элемента ИЛИ соединен с входами записи третьего и четвертого регистров, входы установки в "0" которых соединены с первым выходом блока памяти, выходы третьего и четвертого регистров являются соответственно адресным и информационным выходами устройства.
