Анализатор спектра в ортогональном базисе

 

Изобретение относится к вычислительной технике и может быть использовано в системах передачи и обработки многоканальной обработки. Цель изобретения - расширение области применения за счет многоканальной обработки данных. Поставленная цель достигается за счет того, что в состав устройства входят регистр 1, сумматор 2, блок регистров 3, умножитель на константу 4, регистр сдвига 5, вычитатель 6, блоки элементов И 7, 8, элементы И 9, 10, 11, счетчики 12, 13, дешифраторы 14, 15, элемент НЕ 16, триггеры 17, 18, элемент ИЛИ 19. 3 ил.

СОЮЗ СОВЕТСКИХ

СОЦИАЛИСТИЧЕСНИХ

РЕСПУБЛИН

А1

„„SU,, 161574 (gg)g G 06 F 15/332

ОПИСАНИЕ ИЗОБРЕТЕНИЯ

К А ВТОРСНОМУ СВИДЕТЕЛЬСТВУ

ГОСУД АРСТВЕННЬЙ КОМИТЕТ

ПО ИЗОБРЕТЕНИЯМ И ОТКРЫТИЯМ

ПРИ ГКНТ СССР (21) 4630725/24-24 (22) 03.01.89 (46) 23. 12,90. Бюл. У 47 (71) Специальное конструкторско-технологическое бюро "Модуль t Винницкого политехнического института (72) П. В. Козлюк и Ю. Н. Бочков (53) 681 ° 32(088.8) (56) Авторское свидетельство СССР и 1140129, кл.. С 06 F 15/332, 1985.

Авторское свидетельство СССР

Н 1416982, кл. G 06. Р 15/332, 1988, (54) АНАЛИЗАТОР СПЕКТРА В ОРТОГОНАЛЪ

Н0М БАЗИСЕ (57) Изобретение относится к вычисли2 тельной технике и может быть использовано в системах передачи и обработки многоканальной обработки. Цель изобретения — расширение области применения за счет многоканальной обработки данных. Поставленная цель достигается за счет того, что в состав устройства входят регистр 1, сумматор

2, блок 3 регистров, умножитель 4 на константу, регистр 5 сдвига, вычитатель о блоки 7 и 8 элементов И, элементы И 9 - 11, счетчики 12 и 13, дешифраторы 14 и 15, элемент НЕ 16, триггеры 17 и 18, элемент ИЛИ 19 °

3 ил.

1615740

Изобретение относится к автоматие ке и вычислительной технике и может быть использовано в системах передачи и обработки многоканальной информации. 5

Цель изобретения - расширение области применения за счет многоканальной обработки данных.

Многоканальный анализатор спектра, no каждому каналу реализует преобра- 1р зование размерности N в ортогональном

0 -базисе, для которого i-й отсчет j-й базисной последовательности описывает ся выражением

15 .Д,0 11, = 1, 1а 1 И;

g; ф11, 2(1 (i) = (1) ,20

g;, i=j+1;

j+1 сха1Ч, 1 + - 5 где

2 — основание системы счисления, порож дающей код "золо-, той" пропорции, - коэффициент норми ровки.

ol „jN

h, М,j-= N

Вычисление спектральных коэффи Р 30, нтов в канале имеет рекуррентный ха* .Ь фактер:

У,к (8,к х1+, g) б 4 .,Л Н, К (2), (3), 35 (4) $0Д=х,, -й" (i = О, М-1; 1с = 1 М-1), где М вЂ” число обрабатываемых каналов

40 (М)3).

Реализация преобразования в К-бал зисе на устройстве, функционирующем в коде "золотой" пропорции„ позволяет заменить умножение на коэффициент М." .

-1 45 оПерацией сдвига. Константа -Д в виде,суммы степеней числа 0 имеет вид Я = 0(4М +0 4Ы 40(+06 41е;

Для 24-разрядного представления коэффициента Я в коде "золотой" пропорции (соответствующего 16-двоичным разрядам) получают.g=(K 40 ")40 (0 У+0 ")4Я- (ф .4ф )f5) Таким образом, для умножения на Днеобходимо выполнить всего три сло, жфния.

Режим многоканальной обработки не требует дополнительных арифметических узлов и реализуется только благо даря использованию блока регистров задержки, в который заносятся значения промежуточных сумм S, всех каналов. Входные отсчеты поступают последовательно - сначала все первые отсчеты, затем все вторые и т.д.

На фиг. l представлена структурная схема предлагаемого анализатора; на фиг. 2 — структурная схема умножителя на константу на фиг. 3 — временные диаграммы работы анализатора.

Анализатор (фиг. 1) содержит регистр 1, сумматор 2, блок 3 регистров (задержки), умножитель 4 на константу, регистр 5 сдвига, вычитатель

6, блоки 7 и 8 элементов И, элементы

И 9 - 1 l счетчики 12 и 13, дешифраторы 14 и 15, элемент НЕ 16, RS-триггеры 17 и 18, элемент ИЛИ 19, информационный вход 20 анализатора, выход 21 анализатора, тактовый вход 22 анализатора, вход 23 начальной установки анализатора, входы 24-28 и выход 29 умножителя 4.

Умножитель 4 на константу (фиг. 2) содержит сумматоры 30-32, регистры

33-36, блоки 37-39 элементов И, информационный вход 24 умножителя, вход

25 тактирования умножителя, первый 26, второй 27 и третий 28 входы управления умножителя и выход 29 умножителя., Анализатор работает следующим образом.

В начале работы на вход 23 началь ной установки анализатора поступает сигнал уровня "Лог. 1", который подается на входы установки первого 12 и второго 13 счетчиков и устанавливает их в нулевое состояние. Кроме того, сигнал уровня "Лог. 1" с входа 23 начальной установки анализатора подается на вход элемента ИЛИ 19, что приводит к формированию на выходе последнего сигнала уровня "Лог. 1", поступающего на S-вход R""S--триггера l8.

Это устанавливает его выход в состояние высокого потенциала. Коды нуля с выходов первого 12 и второго 13 счетчиков поступают на входы соответствен но первого 14 и второго 15 дешифраторов, что позволит сформировать на вы".. ходах дешифраторов 14 и 15 сигналы уровня "Лог. 1".

Сигнал уровня "Лог. 1" с выхода первого дешифратора 14 поступает на

161 вход первого элемента И 9, на другой вход которого подается сигнал с выхода элемента НЕ 16. Поскольку на вход .элемента НЕ 16 подан высокий потенциал с выхода второго дешифратора 15, то на выходе элемента НЕ 16 формируется сигнал уровня "Лог. 0", который приведен к появлению на выходе перво"го элемента И 9 низкого потенциала.

Сигнал уровня "Лог. 1".; поступаюпщй с выхода второго дешифратора 18 на вход R В-S-триггера 121 приводит к установке последнего в нулевое состояние (фиг. Зб). При этом на вход

S первого R S-триггера 12 поступает сигнал уровня "Лог. 0" с выхода первого элемента И 9. Сигнал уровня

"Лог. 0" с выхода первого R-S-триггера 17 поступает на входы первогс 7 и второго 8 блоков элементов И, что приводит к формированию на выходах указанных блоков кодов нуля.

В момент прихода сигнала установки иа вход 23 начальной установки анализатора на информационный вход 20 анализатора поступает первый отсчет первого канала входных данных х (фиг. За), который по положительному перепаду тактового импульса, поступающего с входа 22.,анализатора на . вход тактирования регистра 1„ записывается в последний. Это позволяет на первом такте работы анализатора подать на вход сумматора 2 первый отсчет первого канала хо . Поскольку на

I вход сумматора 2 поступает код нуля с выхода первого блока ? элементов И, то операнд х в конце первого такта

О,О поступает- на йнфсрмационный вход блока 3 регистров задержки . По положительному пер епаду второго тактового импульса в блок 3 регистров задержки записыва е:. ся пер вый отсчет первого канала х, а в регистр 1 — первый отсчет второго канала х 1 (фиг, За ) .

Таким образом, чер ез M-2 тактов с

1 момента начала работы анализатора в блоке 3 регистров задержки накапливается M-3 первых отсчетов М-"-х каналов„ причем »а выходе блока

3 регистров запержки появляется первый отсчет первого канала хо . Последний поступает на информационный вход

24 умножителя, на первом, втором и третьем управляющих входах которого, начиная с второго такта работы анализатора, формируются сигналы уровня .

"Лог. i".

S0

55 (5), при этом .-первая частичная сумма х с о+ хоо Q " формируется íà M-2-м

I 1 такте на выходе первого сумматора 30 умнсжителя. На первый вход первого сумматора 30 умнолжтеля поступает код операнда х < д с информационного

I входа 24 умно.1ж.еля, а на второй вход первого сумматора 30 умнсжителя поступает код операнда, умноженный на коэффициент с 1, путем монтажного сдвига разрядов на 14 бит в сторону младших разрядов с выхода первого. блока 30 элементов И умнслжтеля.

Формирование указанных сигналов осуществляется следующим образом. По"скольку на первом такте работы анали-) затора на-выходе второго R-S-триггера

11 11

13 появляется сигнал уровня Лог. 1 то на втором такте по положительному перепаду тактового импульса этот сигнал переписывается а информационного входа регистра 5 сдвига в первый его разряд, что призодит к появлению на первом его выходе сигнала уровня

"Лог. 1" (фиг. Зв)„ который поступает на первый вход 26 управления умножителя, На третьем -акте работы анализатора сигнал уровня "Лог. 1" вновь загиоь1вается в первый разряд регистра

5 сдвига с выхода второго R-S-триггера 18, а вс второй разряд регистра 5 сдвига переписывается сигнал уровня

"Лс", 1" с первого его разряда. Это позволит сформировать на третьем такте на втором выходе регистра 5 сдвига уровня "Лог. 1", который поступает на второй вход 27 управления умножителя (фиг. Зг).

Аналоги-тным образом на четвертом такте работы устройства на третьем выходе регистра 5 сдвига формируется сигнал высокого уровня, который подается на третий вход 28 управления ум.нолмтеля (фиг. Зд). Таким образом, к моменту появления на M-2-м такте ра боты анализатора на выходе блока 3 регистров задержки первого отсче"а первого канала х, который подается на информационный вход 24 умножителя, первый блок 37 элеме1 тов И умножителя открыт для прохождения операндов благодаря присутствию на его втором входе сигнала высокого уровня, поступающего с первого входа 26 управления умножителя.

Умножение первого отсчета первого канала х на коэффициент-Д осуществляется в соо.зетствии с разложением

161574О

По положительному перепаду М-1-го тактового импульса, поступившего с входа 25 тактирования умножителя на ,,вход тактирования первого регистра 33 умножителя, впоследний осуществляется

5 запись первой. . частичной суммы ((>00 + о 0 0/ Поскольку на М-1-м òàêòå работы анализатора на вторых входах второго блока 38 элементов И умножителя присутствует сигнал высокого уровня, то поступающий на первые входы второго блока 38 элементов И умножителя код первой частичной суммы появляется на выходе указанного

-3 блока, умноженный на коэффициент 0 путем сдвига кода в сторону младших бит на три разряда. На первый и вторий входы второго сумматора 31 умнотеля поступают соответственно код ервой частичной суммы и первой час тичной суммы, умноженной на М „, что озволит к концу М-1-го такта на выхо е второго сумматора 31 умножителя сформировать вторую частичную сумму 25

-14 -3 - (7 х о.о + о,о + 0,о + О,О > котоРая по приходу положительного перепада .-1-го тактового импульса будет запи,сываться во второй регистр 34 умножи-! Э ,теля. lQ

1 Ф

Кроме того, код первой частичндй суммы заносится в третий регистр 35 умножителя со сдвигом на семь бит в, сторону младших разрядов, т.е. умно кенный íà g . Ha M-м такте работы ,анализатора на первый вход третьего сумматора 32 умножителя подается код второй частичной суммы, а на второй

@ход -" код первой частичной суммы, 1 умноженной на 0(7, с выхода третьего регистра 35 умножителя через открытый третий блок 39 элементов И умножителя.

В результате на выходе третьего сумматора 32 умножителя к концу М-ro такта работы анализатора формируется 4„ результат умножения первого отсчета первого канала хоо на козффициент4К в соответствии с выражением (5) который записывается в четвертый регистр

36 умножителя по положительному перепаду +1-ro тактового импульса и доступит на выход 29 умножителя.

Кроме того, по положительному пе, репаду +1-ro тактового импульса пер-

55 . »ый счетчик 12 устанавливается в qy левое состояние выход и формирует сиг иал переноса, который поступает на . актовый вход второго счетчика 13. В результате на выходе первого дешифратора 14 формируется сигнал высокого

1 \ уровня, а на выходе второго дешифра- тора 15 появляется сигнал низкого уровня, который инвертируется на выходе элемента НЕ 16 и поступает на вход первого элемента.И 9, разрешая прохождение сигнала, поступающего с входа первого элемента И 9.на выход. Тог» да на выходе первого элемента И 9 появится сигнал уровня "Лог. 1", который поступает на S-вход первого R-S-триггера 17 и переводит его выход в высокое состояние (фиг. Зб). Это позволит на M+1-м такте работы устройства осуществить вычисление первого коэффициента разложения у„ и первого промежуточного результата Бо 0 первого канала.

По положительному перепаду М+1-го тактового импульса в регистр 1 заносят второй отсчет первого канала х (фиг. За), который поступает на вход сужатора 2 и на входы второго блока

8 элементов И, на другие входы которого поступает сигнал высокого уровня с выхода первого R-S-триггера, что способствует прохождению кода операнда х <0 на вХод вычитателя 6. На другой вход вычитателя 6 и на вход сумматора 2 через открытый первый блок 7 элементов И пос упает с выхода 29 умножителя на константу первый отсчет первого канала х, умноженный на- К

I причем на выходе йервого блока 7 элементов И операнд умножается íà 0l, К концу М+1-ro такта работы анализатора на выходе сумматора 2 появляется код второго промежуточного результата вычисления для первого канала S 1,0 в соответствии с соотношением (4), а на выходе вычитателя 6 формируется резуль= тат вычитания операнда, поступающего на его вход из операнда, поступающего на его другой вход, т.е. первый коэфФ

Фициент разложения во -базисе для первого канала уо,о (2). Поскольку на последующих М-1 тактах на выходе

29 умножителя на константу поступают первые промежуточные результаты вычи слений для остальных М-1 каналов, а на выход регистра 1 поступают M-1 вторых отсчетов для соответствующих каналов, то на выходе вычитателя 6 кажцый такт формируются коэффициенты разложения у оо уо м-i (фиг. 3). При этом нормировка указанных коэффициен тов на 01 происходит на выходе вычи-

1615740

l0 тателя 6 путем сдвига кода в сторону младших бит на один разряд.

На.выходе сумматора 2 на последующих М-1 тактах работы формируется

5 ,М-1-й второй промежуточный результат вычислений S << — S <, M-1 (фиг. Зе), которые записываются в блок 3 регистров задержки. На 2-3-м такте работы устройства, на выходе первого счетчи- 10 ка 12, формируется код числа М-З, а на выходе второго счетчика 13 — код числа один . Тогда на выходах первого

14 и второго 15 дешифраторов формируются сигналы уровня "Лог. 1", которые поступают соответственно на входы второго элемента И. На выходе последнего появляется сигнал высокого уровня, который поступает на R-вход первого R-S-триггера и устанавливает его 20 выход в состояние "Лог ° 0". Это приводит к тому, что последующие три такта работы анализатора на выходах регистра 5 сдвига формируются сигна лы уровня "Лог. 0" (фиг. 3 в — д), которые переводят умножитель в режим задержки операндов. После этого на каждом очередном такте работы акализатора на выходе сумматора 2 и вычи-тателя 6 формируются соответственно 30 промежуточные результаты вычисления по формуле (3) и коэффициенты разложения сигналов в М-базисе по (2).

На М М вЂ” 3-м такте работы анализатора на выходе первого счетчика 12 формируется код числа M — - 3, а на выходе счетчика 13 - код числа N, что приводит к появлению на выходах nepBoFo 14 и второго 15 дешифраторов сигналов уровня "Лог. 1", которые посту- 40 пают на входы соответственно третьего элемента И 11 и дальше на вход элемента ИЛИ 19. С выхода последнего сигнал высокого уровня поступает на вход S второго R-S-триггера 18 и пе- 45 реводит его выход в состояние "Лог. 1"

Так как íà M N — 2-м такте на информационный вход 24 умножителя на кон станту поступает N-й промежуточный результат вычисления, то на следующих 50 тактах осуществляется его умножение на константу « Я, а умножитель 4 на константу переводят в режим умножения (фиг, 3 в - д).

Таким образом, на M И+1-м такте работы анализатора на выходе 29 ум55 ножителя на константу формируется

N-й коэффициент разложения первого канала, а н регистр 1 заносят первый ., 1 отсчет первого канала х . Первый 12 о,о и второй 13 счетчики устанавливаются в нуль, что приводит к установке н нуль выхода первого R-S-триггера 17 и обнулению вьжодов первого 7 и второго 8 блоков элементов И, поэтому последующие М тактов работы на выход вычитателя по тупают N-e коэффициенты разложения для M каналов. Дальнейшие вычисления проводятся по описанной схеме. формула изобретения

-Анализатор спектра в ортогональном базисе, содержащий регистр,.первый блок элементов И, сумматор, два счетчика, дна дешифратора, три элемента И, элемент ИЛИ и элемент НЕ, выход которого подключен к первому входу перного элемента И, информационные выходы первого и второго счетчиков подключены к входам соответственно первого и второго дешифраторов, первый вьмод первого дешифратора подключен к первым входам второго и третьего элементов И, вторые входы которых подключены соответственно к первому и второму выходам второго дешифратора, счетный вход второго счетчика подключен к выходу переноса первого счетчика, счет-, ный вход которого соединен с тактовым входом регистра и является тактовым входом анализатора, установочным вхо дом которого являются соединенные между собой установочные входы перво— го и второго счетчиков, выход первого блока элементов И подключен к первому входу сумматора, о т л и ч а ю щ и йс я тем, что, с целью расширения области применения за счет многоканальной обработки, в него введены блок регистров, умножитель на константу-, регистр сдвига, второй блок элементов

И, вычитатель, первый и второй триггеры, причем третий выход второго дешифратора подключен к входу элемента

НЕ и первому установочному входу первого триггера, выход которого подключен к первым входам первого и второго блоков элементов И и информационному входу регистра, выход которого подключен к второму входу второго блока элементов И и второму входу сумматора, выход которого подключен к инфор-. мационному входу умножителя на константу, выход которого подключен к второму входу первого блока элементов

И и первому входу нычитателя, второй

161

1 °

"аа 4м абаю ort4. Х Хак44ьт ащМи> Ь I z 4 нХюмг 4 ф.,„ ф,а адау

Ф ( (!. д дд

Ън.t

Уаа "а Уа и 40 Ьи Ь анч Яио Чф м.

Составитель А..Баранов

Редактор А. Козориз ТехредД,СердюковаКорректор М.Шароши

Заказ 3989 Тираж 567 Подписное

BHHHIIH Государственного комитета по изобретениям и открытиям при ГКНТ СССР

113035, Москва, Ж-35, Раушская наб., д.. 4/5

Производственно-издательский комбинат "Патент", г. Ужгород, ул. Гагарина, 101 фход которого подключен к выходу вто-, 1

1 ого блока элементов И, второй выход, -ервого дешифратора подключен к вто- ому входу первого элемента И, выход которого подключен к второму устано очному входу первого триггера, выхо второго и третьего элементов И одключены соответственно к первому становочному входу второго триггера первому входу элемента ИЛИ, выход оторого подключен к второму устаноочному входу второго триггера, выход оторого подключен к входу разрешения

I д

12 выдачи регистра сдвига, тактовый вход которого соединен с тактовыми входами блока регистров, умножителя на кон станту и подключен к тактовому входу устройства, установочный и информаци- ,онный входы которого подключены сост ветственно к второму входу элемента .ИЛИ и информационному входу регистра, 10 информационныи выход регистра сдвига подключен к управляющему входу умножителя на константу, а выход вычита. теля является информационным выходом устройства.