Устройство для выполнения быстрого преобразования уолша

 

Изобретение относится к вычислительной технике и может быть использовано при построении процессоров цифровой обработки сигналов, в том числе в составе типовых персональных управляющих и бортовых ЭВМ. Цель изобретения - повышение быстродействия. Поставленная цель достигается за счет того, что устройство содержит блоки памяти 1, 2, блок 3 постоянной памяти, регистры 4 - 9, коммутаторы 10, 11, сумматор-вычитатель 12, счетчик 13, триггер 14, генератор 15 тактовых импульсов, коммутатор 16, регистр 17. 2 ил.

СОЮЗ СОВЕТСКИХ

СОЦИАЛИСТИЧЕСКИХ

РЕСПУБЛИН

А1 (19) (11) (5))5 С 06 F 15/332

ОПИСАНИЕ ИЗОБРЕТЕНИЯ

К АBTOPCHOMY СВИДЕТЕЛЬСТВУ

ГОСУДАРСТВЕННЫЙ КОМИТЕТ

ПО ИЗОБРЕТЕНИЯМ И ОТКРЫТИЯМ

ПРИ ГКНТ СССР (21) 4615338/24 (22) 02.12.88 (46) 30.12.90.Бюл. № 48 (71) Ленинградский механический институт им.Маршала Советского

Союза Устинова Д.Ф. (72) Ю.И.Гагарин, К.IO.Гагарин и В ° P.Êîçëîâ (53) 681.32 (088.8) (56) Авторское свидетельство СССР № 11296 19., кл . С 06 F 15/332, 1982.

Авторское свидетельство СССР

h» 1141420, кл. С 06 F 15/332, 1983. (54) УСТРОИСТВО ДЛЯ BMIOJIHFHÈß БЫСТРОГО ПРЕОБРАЗОВАНИЯ УОЛ11А

2 (57) Изобретение относится к вычислительной технике и может быть использовано при построении процессоров цифровой обработки сигналов, в том числе в составе типовых персональных управляющих и бортовых 3ВМ. Цель изобретения — повышение быстродействия. Поставленная цель достигается за счет того, что устройство содержит блоки памяти 1,2, блок 3 постоянной памяти, регистры 4-9, коммутаторы 10,11, сумматор-вычитатель 12, счетчик 13> триггер 14, генератор 15 тактовых импульсов, коммутатор 16, регистр 17. 2 ил.

1617446

Изобретение относится к вычислительной технике н может быть использовано при построении процессоров цифровой обработки сигналов в том числе в составе типовых персональных управляющих и бортовых ЭВМ.

Цель изобретения — повышение быстродействия,.

На фиг.1 представлена функциональ- 10 язя схема устройства; на фиг.2 — временная диаграмма.

Устройство состоит из блоков 1 и

2 (оперативной) памяти, блока 3 постоянной памяти, регистров 4 — 9, 15 коммутаторов 10 и 11, сумматора-вычислителя 12, счетчика 13, триггера 14, генератора 15 тактовых импульсов, коммутатора 16, регистра 17, информационного входа 18, входа 19 запус 20 ка, выхода 20 окончания вычислений, выхода 2 1 адреса результата и информационного выхода 22.

Устройство работает следующим образом. 5

В начале работы осуществляется сброс в нулевое состояние счетчика 13 и регистров 5 — 8, в начальное состояние регистра 4„ соответствующее 10 формированию с выхода регистра 4 сигнала "Запрос доступа", и начальное состояние триггеря. 14, соответствую. щее формированию на его выходе сигнала запрета счета для счетчика 13.

По приходу от внешнего устройства (ЭВМ, например) сигнала "Разрешение доступа", поступающего на внешний вход 19, соединенный с одним иэ входов триггера 14, который снимает 40 сигнал "Запрет счета" для счетчика

13, с выхода блока 3 постоянной памя

rv формируется в регистре 4 двоичньп1

1 од первой микрокоманды, формат ко° oðoé включает поле адреса первого 45 блока памяти (g„), поле адреса второго блока памяти (gq), поле (g ) сигналов управления блоками памяти "Чтение" и "Запись", поле (g ) сиг-! налов управления и сопряжения с ЭВМ (чтение (ЭВМ), запись (ЭВМ)), запрос доступа (g ), поле сигналов (g+) управления регистр.-ми 9 и 17, коммутато рами 10,11,16 и сумматором-вычитате лем 12 и поле (g ) управления триг1 гером 14.

Записанная в блок постоянной памяти последовательность адресов и сигналов упра.вления (микрокоманд) соответствует реализуемому быстрому алгоритму.

На первой итерации быстрого алгоритма данные считываются с внешнего устройства по входу 18. При этом скорость чтения внешнего -стройства регулируется сигналом "Готов", поступающему от внешнего устройства на вход 19.

На первом такте первой итерации поступивший на вход 18 первый операнд заносится в регистр 5. Далее поступивший на втором такте второй операнд также заносится в регистр 5, а первый oneранд записывается в регистр 6. По переднему фронту третьего тактового импульса выход регистра

5 с помощью коммутатора 11 подключается к одному из входов сумматоравычитателя 12, на второй вход которого подается первый отсчет из регистра 6. Сигналы управления коммутаторами и код операции для сумматоравычитателя формируются в поле 4 ре— гистра 4. При записи в регистр 5 третьего отсчета на третьем такте первый отсчет заносится в регистр 7, а второй — в регистр 6. Коммутатор

11 коммутирует на вход сумматора-вычитателя выход регистра 7. Таким образом, над первой парой операндов вы-.. полняется вторая арифметическая операция r; соответствии с быстрым алгоритмом, Далее процесс обработки повторя- ется для каждой следующей пары отсче-, тов. Результаты с выхода сумматоравычитателя через регистр 8 записываются в каждом такте в один из блоков памяти. На первой итерации по очередно с обработкой входных от- счетов иэ второго блока памяти вычисленные ранее коэффициенты преобразования через регистр 9 выдаются на, внешнее устройство (ЭВМ), куда также формируется адрес, поступающий че-. рез коммутатор 16 и регистр 17 на выход 21, с управляющими сигналами чтения (ЭВМ). запись (ЭВМ).

Работа с внешним устройством мо— жет быть согласована по скорости сигнала "Готов", поступающим на вход

19. На второй итерации с выхода первого блока памяти данные поступают через коммутатор 10 и через регистры

5 — 7 на сумматор-вычитатель, после чего заносятся в освободившиеся ячейки второго блока памяти.

g< gg A„. » A1 Ао где А„ — адресные двоичные разряды, g = 4Т1»ЗП1. 4т, Зпд» где ЗП, 4Т вЂ” двоичные сигналы управления запись и чтение, Ф

8+ 9». 1о» Н» 1й» ц,ЛЧ °

5,6,7, 8

1 соответствует коммутации входа 18 на вход коммутатора 10;

1 соответствует коммутации выхода регистра 5;

1-вь читание;

0-сложение;

1-выдача данных из регистров, где Y

Y

1(Ya.=

Yn=

9, « 1

gy = 4Т, ЗП (ЭВИ) .

Форм ул а и з о бр е т е ни я

Устройство для выполнения быстрого преобразования Уолша, содержащее первый блок памяти, первый, второй, третий и четвертый регистры, первый и второй коммутаторы, блок постоянной памяти, сумматор-вычитатель» счетчик и генератор тактовых импульсов, первый выход которого подклю— чен к счетному входу счетчика, информационный выход которого подключен к адресному входу блока постоянной памяти, выход которого подключен к информационному входу первого регистра, отличающееся тем, что, с целью повышения быстродейст5

161

Разрядом 8 микрокоманды осуществляется управление триггером 14 так, что с его выхода подается сигнал запрета счета на управляющий вход счетчика 13.

По завершении последней итерации быстрого алгоритма порядок работы устройства повторяется, Временная диаграмма (фиг.2) отражает цикл обработки одной итерации быстрого алгоритма с постоянной структурой °

На временной диаграмме значения выходов g< g< g7 регистра 4 приведены в десятичных, а значения выходов g>> g< — в 16-ричных кодах со следующим условно принятым размещением двоичных сигналов:

7446

5

1О

45 вия, в него введены второй блок памяти, третий коммута-ор, пятьп шестой и седьмой регистры и триггер, выход которого подключен к входу обнуления счетчика, первый выход первого регистра подключен к адресному входу первого блока памяти и первому информационному входу первого коммутатора, выход которого подключен к информационному входу второго регистра, выход которого является выходом адреса результата устройства, информационным входом которого является первый информационный вход второго коммутатора, выход которого подключен к информационому входу третьего регистра, выход которого подключен к первому информационному входу третьего коммутатора и информационному входу четвертого регистра, выход которого подключен к первому информационному входу сумматора-вычитателя и информационному входу пятого регистра, выход которого подключен к второму информационному входу третьего коммутатора» выход которого подключен к второму информационному входу сумматора-вычитателя, выход которого подключен к информационному входу шестого регистра, выход которого подключен к информационному входу первого блока памяти, выход которого подключен к информационному входу седьмого регистра, второму информационному входу второго коммутатора и информационному входу второго блока памяти, выход которого подключен к информационному входу первого блока памяти, второй выход первого регистра подключен к второму информационному входу первого коммутатора и адресному входу второго блока памяти, вход управления записью-считыванием которого соединен с входом управления записью-считыванием первого блока памяти и подключен к третьему выходу регистра, четвертый выход которого подключен к первому установочному входу триггера, второй установочный вход которого является входом запуска устройства, информационным выходом которого является выход седьмого регистра, пятый выход первого .регистра является выходом окончания вычислений устройства, шестой выход первого регистра подключен к входу разрешения считывания второго регистра, второй выход генератора

1617446

ТИ дход 19

Вык. 21

Выл. 70

Фиг. 2

Составитель А.-БАранов

Редактор Л.Пчолинская Техред Л.Олийнык Корректор С.черни

Заказ 4119 Тираж 568 Подписное

ВНИИПИ Государственного комитета по изобретениям и открьггиям при ГКНТ СССР

113035, Москва, Ж-35, Раушская наб., д. 4/5

Производственно-издательский комбинат "Патент", г. Ужгород, ул. Гагарина, 101 тактовых импульсов подключен к тактовым входам регистров с первого по седьмой, управляющим входам пер1 дык.Юл.4

Д! и

gs його, второго и третьего коммутаторов и управляющему входу сумматоравычитателя.