Устройство для определения логарифмического коэффициента ошибок дискретного канала связи

 

Изобретение относится к технике связи. Цель изобретения - повышение достоверности. Устройство содержит счетные блоки 1, 2, 3, блок 4 задержки и блок 5 управления счетом. Устройство работает следующим образом. Счетный блок 1 фиксирует количество счетных импульсов LOG<SB POS="POST">2</SB>Z, счетный блок 2 - количество ошибок, поступающих на вход сложения X и поступивших на вход вычитания Y после задержки в блоке 4, и на выходе блока 2 формируется сигнал LOG<SB POS="POST">2</SB>(X-Y), а счетный блок 3 объединяет процессы первых блоков 1, 2, и на его выходе формируется текущее значение коэффициента ошибок, равное LOG<SB POS="POST">2</SB>(X-Y)-LOG<SB POS="POST">2</SB>(Z), чем и достигается цель. Устройство отличается также выполнением блока 4 задержки. 2 з.п. ф-лы, 4 ил.

СОЮЗ СОВЕТСКИХ

СОЦИАЛИСТИЧЕСКИХ

РЕСПУБЛИК

А2

„„80„„1617650. (51)5 Н 04 1 12 26

ОПИСАНИЕ ИЗОБРЕТЕНИЯ

К ABTOPGMOMV СВИДЕТЕЛЬСТВУ

ГОСУДАРСТВЕННЫЙ КОМИТЕТ

ПО ИЗОБРЕТЕНИЯМ И ОТКРЫТИЯМ

ПРИ ГКНТ СССР (61) 1411993 (21) 4499246/24-09 (22) 09.08.88 (46) 30.12.90. Бюл. № 48 (71) Ленинградский электротехнический институт связи им. проф. М. А. Бонч-Бруевича (72) P. Э. Гут, Э. P. Гут и М. Я. Лесман (53) 62! .396.664 (088.8) (56) Авторское свидетельство СССР № 1411993, кл. Н 04 1 11/08, 1986.

2 (54) УСТРОЙСТВО ДЛЯ ОПРЕДЕЛ1 НИЯ

ЛОГАРИФМИЧЕСКОГО КОЭФФИ ЦИЕНТА ОШИБОК ДИСКРЕТНОГО КАНАЛА

СВЯЗИ (57) Изобретение относится к технике связи.

Цель изобретения — повышение достоверности. Устройство содержит счетные блоки

1 — 3, блок 4 задержки и блок 5 управления счетом. Устройство работает следующим образом. Счетный блок 1 фиксирует количество счетных импульсов 1од22, счетный блок 2— количество ошибок, поступающих на вход сложения х и поступивших на вход вычитания у после задержки в блоке 4, и на выходе блока 2 формируется сигнал 1од (х — у), а счетный блок 3 объединяет процессы первых блоков 1, и 2, и на его выходе формируется текущее Значение коэффициента ошибок, равное log (x — у) — logq(Z), чем и достигается цель. Устройство отличается также выполнением блока 4 задержки. 1 з.п. ф-лы, 4 ил.

1617650

4Д

4с

3

Изобретение относится к технике переда 1H лис кретныx сооб)пений. Цель изобретения -- повышение достоверностии.

На сриг. 1 предстзвле«а электрическая структурная схема предлагаемого устройства; на фиг. 2 — электрическая структурная схема второго счетного блока; на фиг. 3— диа грам ма, поясняющая работу второго счетного блока; на фиг. 4 — электрическая структурная схема блока дискретной задержки.

Устр о и ст во дл я оп релел е н и я лога ри фм uIческого коэффициента ошибок дискретного

, канала связи (фиг. 1) содержит первый 1,, второй 2 и третий 3 счетные блоки,,блок 4 дискретной залер>кки, олок 5 управления ,счетом, вход 6 сигнала ошибок и тактовый

,вхол 7.

В состав «торого счетного блока 2 (фиг. 2) вхолят первый 8 и второй 9 коммутаторы, первый 10 и второй 11 блоки переноса, первый;четчик 12, включающий и триггеров 13, второй счетчик 14, блок 15 слвига, элемент И 16, элемент ИЛИ !7, вход 18 сложения и вход 19 вычитания.

Блок лискретной задержки (фиг. 4) со,лер>кит элементы 20 памяти, первый 21, второй 22, третий 23 и четвертый 24 распределители, элемент ИЛИ 25, ключевой элемент 26 н элемент 27 задержки.

Устройство работает с>)елок щим образом.

Устройство {фиг. 1) имеет два входа. ,Нз тактовый вход 7 поступает тзктовая последовательность! (t), каждый импульс которой соответствует олному символу испытательной последовательности, прошедшей через исследуемый канал. На в:сод б поступает последовательность х (t), каждый импульс которой соответствует одной ошиб)се, обнару>кениой в принятой исиытател;)ой послеловательностH. При этом предполагается, rrî операция фиксирования ошибок уже выполнена. Очевидно, что число импульсов, поступающих иа вход >>, ие моясет превысить:исло импульсов, поступивших на вход 7.

Импульсы от входа 6) иоступзк)т иа блок 4 дискретной задержки. задерживающий на (tBKT()B поступающую иа::,его )юследовательность импульсов (ошибок x(t). Таким образом, )га выходе блока 4 имеется та же последовательность, что постуинлз из его вход, но задержанная нз 1. тактов, т.е. если нз вход поступила послеловатс >)ьность ошибок x(t), то на выхоле имеет> я последовательность у (t) =-x (t--LT) „гле ) --- длительность элементарнс>го сиги;)лз испытательной последовательности.

Последова.ельность х t) с входа 6 попадает на вход сложения с )ETlroco блока >., а последовательность y(t) с «ы ола блока 4 попадает на вход «ычи гания .четногс блока 2. Счетный блок 2 вы,".ь>ляет текущее зна)ение числа log>!х ft) - ) (t i) ===!с)р>!х t)—

-х(t — -1 Г) j. Таким or)j)3.>oì, c>rr"rlrblA б roK 2 фиксирует теку,цес значение двоичного.ло4 гарифма числа ошибок, появив!йихся на блоке длиной в L. элемент!>в, предшествующих данному моменту времени.

Тактовые импульсы от входа 7 через

5 блок 5 управления счетом поступают на вход первого счетного блока I. Используя информацию от блока 4, блок 5 пропускает на блок 1 первые 1 импульсов, а затем поступление импульсов прекращается. Если обозначить входящую последовательность (после1О довательность единиц) через Z(t) =t/T, то в счетном блоке 1 фиксируется число IogqZ (t), .. если (и, Г!осле появления 1 -го тактового

Ф импульса блок 5 прекращает счет, и в счетном блоке 1 остается зафиксированным чис15 ло 1оя21- °

Счетный блок 2 (фиг. 2) образован двумя последовательно соединенными счетчиками: счетчиком 12 дробной части логарифма и счетчиком 14 целой части. Счетчик 14 — обычный реверсивный счетчик с входами сложения и вычитания. Отличие схемы счетчика 12 от классической заключается в том, что в блоках 7 и 8 переносз сигналов сложения и вычитания установлены элементы

ИЛИ 17, которые позволяют вводить сигналы сложения или вычитания, начиная с любого разряда, а не только с самого младшего, как в обычной схеме. Счетные импульсы суммирования вводятся в цепь сложения через вход 18, импульсы вычитанйя — через вход 19. Место введения очередного счетного импульса определяется счетчиком 14, в котором хранится целая часть числа, фиксируемая счетным блоком 2. Таким образом, при подаче импульсов на вход 18 счетный блок 2 реализует кусочно-линейную интерполяцию логарифма числа поступивших импульсов.

Г)роцесс ):з.,; ":åíè: — состояния счетного блока 2 иллюстрируется диаграммой фиг. 3.

Рассмотрим процессы, происхолящие в счетном блоке 2 (фиг. 2) при подаче импульсов на вход,9. Принцип работы устройства не допускает, чтобы на вход 19 вычитания поступило импульсов больше, чем на вход 18 сложения. Предположим, что в счетном блог> ке . записано некоторое число, целая часть этого числа равна и, а дробная часть равна m усть r)=2,m=2, т.е. счетчике !4 и в счетч:.ке 2: аписаио число 010, что соответствует приближенному значению !од 6 (фнг. 3).

При этом в счетчике 14 (фиг. 2) воздуждается один из выходов. Единичный сигнал поступает на соответствующие входы коммутатора 8 и блока 15 сдвига. При поступлении счетного импульса на вход 18 он через коммутатор 8 прохолит в блок !О переноса сигналов сложения и увеличивает содержимое счетного блока 2 на величину 2 " (в рассматриваемом примере íà I/4). На диаграмме (фиг. 3) изображенная точка переходит по соответствующей линии на олин шаг вправо (фиг. 4, стрелка со знаком +), Сигналы с

1617650 инверсных выходов триггеров 13 поступают на входы элемента И !6. Элемент И 16 имеет прямой и инверсный выходы. Поскольку при п3эг =0 единичное значение имеют не все сигналы, поступающие на вхолы элемента 16, сигнал на прямом выхоле имеет нулевое значение, а сигнал на инверсном — единичное.

Данные сигналы являются управляющими

: для блока 15 сдвига. При поступлении на первый вход блока 15 сигнала «О», а на второй — сигнала «!» на его выходах присутствует та же последовательность, что и на

его третьих входах. Далее сигнал поступает на вход второго коммутатора 9 и при поступлении счетного импульса на вход 19, в блок 11 переноса, приводит к уменьшению содержимого счетного блока 2 на величину 2 " (в примере на 1/4). Таким образом, если содержимое счетчика 12 отлично от 0 (п34 =О), то счетный блок 2 работает в линейном режиме (изображенная точка на фиг. 3 движется по линейному участку ломаной линии, которая интерполирует логарифмическую зависимость). Т.е. величины положительного приращения при поступлении импульса на вход 18 и отрицательного приращения при поступлении импульса на вход 19 в этом случае равны.

Рассмотрим теперь случай, когда дробная часть логарифма m=0 (содержимое счетчика 12 равно нулю), т.е. изображенная точка совпадает с каким-либо углом интерполяции. Пусть п=2, это соответствует точному значению log24. Поскольку m=0, все триггеры 13 находятся в нулевом состоянии и на их. инверсных выходах единичные сигналы. Следовательно., единичный сигнал имеется и на прямом выходе элемента И 16. В

;этом случае послеловательность на выходах блока 15 сдвинута на один разряд относительно входной последовательности. Поэтому из содержимого счетного блока 2 вычитается не величина 2 ", а величина 2 " (фиг. 4)

В этом случае для того, чтобы избе жать ошибок, отрицательное приращение, получаемое от импульса с входа 19, должно быть в два ра=-а больше положительного с входа 18. Счетный блок 2 реализует кусочно динейную интерполяцию зависимости logp(x— у), где х — количество импульсов, поступивших на вход 18, Y — количество ймпульсов, поступивших на вход 19. Счетг!ый блок 3 (фиг. 1) объединяет процессы, происходящие в счетных блоках! и.2, путем суммирования с учетом знака двух процессов. Если на входы сложения и вычитания счетного блока 2 поступило х. и у импульсов соответственно, а на вход счетного блока l — Z импульсов то счетный блок 1 фиксирует число log Z, счетный блок 2 — log (х- — у), а счетный блок 3 — logy ((х — у) /Z) =1ор(х — у)— —.log Z.

Из работы счетных блоков 1 — 3 следует, что если на вход 6 посупает последовательность ошибок x(t), а на вход 7 — последовательность z(t), то в счетном блоке 3 до б момента t=LT фиксируется текушее анапе ние логарифмического коэффн11нента ошнГ>ок

K= log ((x(t) — v(t — LÒ) (/1.(, а затем текушее значение скол ьзяшего коэффициента, ошибок.

Очевидно, что если на вхол вычитания счетного блока 2 не полавать последователь ность импульсов y(t) с выхода блока 4, а иа вход счетного блока 1 подавать входной

1О. ноток тактовых импульсов z (t), то предлагаемое устройство сможет выполнять те же функции, что и устройство-прототип, т.е. вычислять текущее значение логирнфмического коэффициента ошибок К=!од (x (t) /z (t) ).

В простейшем случае блок 4 лискретной задержки может быть выполнен в виде обычного регистра сдвига на 1 позиций. Вход записи этого регистра подключен к входу 6, а тактовый вход — к входу 7. Такое выполнение блока 4 может оказаться неприемле20 мым при значительной величине 1 (L=10 :

:10 ), например при испытаниях каналов цифрового вещания. В этом случае в регистре могут возникнуть значительные набеги фазы и велика. способность сбоев. Построение схемы блока дискретной задержки в этом слу>5 чае приведено на фиг. 4. Блок 4 содержит матрицу запоминающих элементов 203к, общее 1Hc;1o KoTopb1x 1 (R cTpoK, К cTолбцов, L=

=-R=K). Запись информации в элемент происходит при одновременной подаче единичных сигналов на входы записи а, Ь, с. Если же одновременно подать. единичные сигналы на входы считывания d, е, 1, то происходят вывод записанной информации на выход g u обнуление элемента.

Блок 4 работает следующим образом.

В исходном состоянии все запоминающие элементы 201гк обнулены, в распределителях . 21 — 24 возбужден выход первой позиции.

Распределители 21 и 23 имеют по К выходов (но числу столбцов в матрице), а распреде40 лители 22 и 25 — по R входов (по числу строк). На вход распределителя 21 поступа. ют тактовые импульсы. По мере поступления тактовых импульсов на вход распределителя 21 возбуждение передвигается последовательно по выходам распределителя, пода45 вая единичные сигналы на входы записи а элементов сначала первого столбца 201 . 203ц, затем второго столбца 20д.20хр и так далее до последнего столбца 201к:201гк, Поскольку все это время распределитель 22 находится на первой позиции, сигнал возбуждения с

50 его первого выхода поступает на входы Ь запоминающих элементов лишь первой строки

2011 .20ix. Одновременно на входе появляются либо единичные, либо нулевые сигналы, несущие информацию о наличии илн отсутствии ошибки на соответствующем такте. Следовательно, эта информация (единицы или нули) записывается последовательно в запоминающие элементы 2011..201к первой,стро ки.

1617650

По окончании записи в первую строку (это происходит тогда, когда возбуждение с последнего выхода распределителя 21 вновь переходит на его первый выход) выходной сигнал с распределителя 21 поступает на вход распределителя 22 и переводит возбуждение поступает на входы 1 ячеек второй теля на его второй выход. Тем самым возбуж:дение поступает на вход b ячеек второй строки 20 .20к, и запись единиц и нулей, поступающих от входа, производится после,довательно в элементы второй строки.

Указанный процесс последовательной за писи информации происходит до тех пор,, пока запись не будет произведена в последний элемент последней строки 20 к. Появив.шийся при этом единичный сигнал на выходе ! распределителя 22 поступает на ключевой

:элемент 26, который открывается и пропус:кает тактовые импульсы на выходы считывания f всех запоминающих элементов. ПосКольку в исходном состоянии у распределителей 23 и 24 возбуждены первые выходы, одновременно на выходах считывания совпадают единичные сигналы лишь у первого элемента первой строки 20 ь Поэтому одноВременно с записью информации в послед ний элемент 20кк происходит считывание информации, записанной в первый элемент 201 и очищение этого элемента. При этом выходНой сигнал с выхода g этого элемента, несущий информацию о ее содержимом, через

Элемент ИЛИ 25 поступает на выход блока 4.

Далее тот же сигнал с выхода элемента 26 через элемент 27 задержки попадает на вход распределителя 23 и переводит единичный сигнал с его первого выхода на второй. Таким образом, одновременно происходят зались

Информации в последний элемент памяти

20кк и считывание из первого элемента 20 i и непосредственно вслед за этим подготовка к считыванию содержимого из второго элемента первой строки 20 .

Очередной тактовый импульс с входа переводит распределители 21 и 24 в исходное состояние, цикл записи вновь начинается с первого элемента и одновременно происходит считывание содержимого их элемента 20д. Следовательно, поступление информации на выход блока задерживается относительно поступления ее на вход на L I такт, Таким образом, предлагаемое устройство обеспечивает вычисление логарифма отношения числа ошибок к числу испитательных импульсов, если число испытательных сигналов 2 не достигает 1. Если же Z)L, то устройство фиксирует скользящий логариф. мнческий коэффициент ошибок.

Формула изобретения

1, Устройство для определения логариф иического коэффициента ошибок дискретно8 го канала связи по авт. св. Ме 1411993, отличающееся тем, что, с целью повышения достоверности, тактовый вход устройства соединен с входом первого счетного блока через введенный блок управления счетом, вход сигнала ошибок соединен с входом вычитания

° второго счетного блока через введенный блок дискретной задержки, второй вход которого соединен с тактовым входом устройства, выходы первого коммутатора второго счетного 0 блока соединены с соответствующими первыми входами первого счетчика через введенный первый блок переноса, второй выход которого соединен с входом сложения второго счетчика, кроме того, введены во второй. счетный блок последовательно соединенные элементы И, входы которого соединены "o всеми инверсными выходами первого счетчика, блок сдвига, второй вход которого соединен с инверсным выходом элемента И, а третьи входы соединены с соответствующими

20 -входами второго счетчика, второй коммутатор, управляющий вход которого является входом вычитания второго счетного блока, и второй блок переноса, первые выходы кото-. рого соединены с соответствующими вторыми входами первого счетчика, второй выход 5 соединен с входом сложения второ- ., го счетчика, который выполнен в виде реверсивного счетчика, а вто-

: рые входы соединены с соответствующими выходами первого счетчика, инверсные выХоды которого соединены с соответствующими вторыми входами первого блока переноса1

2. Устройство по п. 1, отличающееся тем,:. что блок дискретной задержки выполнен в виде матрицы, образованной элементами памяти, адресные входы записи и считывания которых объединены соответственно в адресные входы записи и считывания строк и столбцов матрицы, тактовые входы всех элементов памяти соединены с тактовым входом матрицы, а входы всех элементов памяти соединены с входом матрицы, вход которой является

40:Входом блока дискретной задержки, содержит последовательно соединенные первый распределитель, вход которого является вторым входом блока дискретной задержки, второй распределитель, выходы первого и второго распределителей соединены соответственно с адресными входами записи строк и столбцов матрицы, ключевой элемент, второй вход которого соединен с вторым входом бло. ка дискретной задержки, а выход соединен с тактовым входом матрицы, элемент задерж о ки, третий и четвертый распределители, выходы которых соединены соответственно с

; адресными входами считывания строк и столбцов матрицы, а выходы всех элементов памяти матрицы соединены с входами эле- ментов ИЛИ, выход которого является выхо5 дом блока дискретной задержки.

1617б50

О 1 2 5 Ф 5 6 7 У У ф 31 12 13 1Ф 15 16 Х

Составитель В Курков

Редактор II. Лежнина Текред A. Кравчук Корректор С. Шевкун

Заказ 112II Гираж 518 Подписное

ВНИИПИ Государственного комитета но изобретениям и открытиям при ГКНТ СССР

1 I 3()35, Москва, Ж--35, Раушская наб., д. 4/5

Производственно-издатсльсьий комбинат «Патенть, г. Ужгород, ул. Гагарина, IOI