Устройство прерываний микропроцессорной системы

 

Изобретение относится к микропроцессорной технике и предназначено для организации дисциплины приоритетных прерываний в микропроцессорных системах управляющих и вычислительных комплексов о Цель изобретения - повышение быстродействия обработки прерываний,, Устройство прерываний микропроцессорной системы содержит групповой блок щшоригетнчх прерываний, группу блоков приоритетных прерываний, дешифратор, блок памяти прерывании, первый ч второй мультиплексоры, шинный формирователь, счетчик, триггер, элементы П, ИТИ. Причем групповой блок приоритетных прерываний содержит приоритетным шифратор , регистр текущего приоритета, схему сравнения, D-триггср и элемент II, а каждый блок приоритетно прерываний содержит приоритетный ипчЬрчтор, D-триггер и элемент И, Сочность изобретения состоит в повышении быстродействия устройства прерываний путем обеспечения идентификации отдельного запроса из произвольного числа приоритетных запросов на прерывание в цикле прерывания с использованием рестарта микропроцессора,, 2 ЗсП,. ф-лы, 3 ил о «

СОЮЗ СОВЕТСКИХ

СОЦИАЛИСТИЧЕСКИХ

РЕСПУБЛИК (51) 5 С 06 F 9/46,, ОПИСАНИЕ ИЗОБРЕТЕНИЯ

Н ABTOPGHOMV СВИДЕТЕЛЬСТВУ

ГОСУДАРСТВЕННЫИ КОМИТЕТ

ПО ИЗОБРЕТЕНИЯМ И ОТКРЫТИЯМ

ПРИ ГКНТ СССР (21) 4475897/24 . (22) 23,08..88 (46) 15,01.91. Бюл.. Y- 2 (72) Г,H. Тимонькин, В.С, Харченко, С.И. Ткаченко, С.Ф. Тюрин, Г.К. Подзолов, Н.И, Хлебников, Ю.М. Гнедовский и И.A. Маслов (53) 68 1.3(088.8) (56) Авторское свидетельство СССР

Р 1546979, кл . G 06 F 9/46, 1985.

Березенко А.И. и др. Микропроцессор ные комплекты повышенного быстр одействия „М,: Радио и связь, 1981, с. 40-50. (54) УСТРОЙСТВО ПРЕРЫВАНИЙ МИКРОПРОЦЕССОРНОЙ СИСТЕМЫ (57) Изобретение относится к ьпIKpoпроцессорной технике и предназначено для организации дисциплины приоритетных прерываний в микропроцессорных системах управляющих и вычислительных комплексов. Цель изобретения — повышение быстродействия обИзобретение относится к микропроцессорной технике и предназначено для организации дисциплины приоритетных прерываний в микропроцессорных системах управляющих и вычислительных комплексов.

Цель изобретения — повышение бы-. стродействия обработки прерываний.

На фиг. 1 представпена структурная схема устройства; на фиг. 2 — функциональная схема блока приоритетных прерываний группы; на фиг. 3 — функцио„„Я0„„162 ОЗО А1 работки прерываний. Устройство прерываний микропроцессорной системы содержит групповой блок приори гетн -ж

IIpерываний группу блоков прпopiiòетных прерываний, дешифратор „б.л-ок, памяти прерываний, первый и второй мультиплексоры, 1ш1пшый формпроватс.ii, счетчик, триггер, элементы П, ИПП.

Причем групповой блок приоритетных прерываний содержит прпоритстьдй шифратор, регистр текущего приоритета, схему сравнения, D-триггер и элемент

И, а каждый блок приоритетных прерываний содержит приоритетный шифрз— тор, D — триггер и элемент И, Сути ость изобретения с.остоит в повышении быстродействия устройства прерываний путем обеспечения идентификации отдельного запроса из произвольного числа приоритетных запросов на прерывание в цикле прерывания с использованием рестарта микропроцессора. .2 з,п, ф-лы, 3 ил. нальная схема группового блока приоритетныхх пр ер ьгва ний, Устройство прерываний микропроцессорной системы. состоит из группового блока 1 приоритетных прерываний, содержащего информационные входы 1.1,1 — 1,1.N вход 1.2 синхронизации, первый вход 1.3 сбро.— са, второй вход 1,4 сброса, выход

1.5 запроса прерывания, информационные выходы 1.6, блоков приоритетных прерь|ваний группы 2,1-2.N, содержа1621030 щих входы 2.1 1-2.N.1 сброса, входы

2.1 ..2-2.N.2 синхронизации, выходы

2.1.3-2.N.Ý запросов прерь|вания, информационные выходы 2„1,4 2..N.4, дешиФратора 3, блока 4. памяти,прерываний, мультиплексора 5, содержащего выход 5.1, мультиплексора 6, шинного формирователя 7, счетчика 8, триггера

9, элементов ИЛИ 10-12, элементов

И 13, 14 группы адресных входов 15, группы адресных входов 16, информационных выходов 17, входа 18 paspeшенин прерывания входа 19 сброса, входа 20 синхронизации, входа 21 приема, входа 22 подтверждения прерывания, входа 23 синхронизации,. входа 24 записи, выхода 25 запроса прерывания, входа 26 управления чтением, информационных входов 27.1"27.N, при- 20 оритетного шифратора 28, элемента И

29, D-триггера 30, приоритетного шифратора 31, регистра 32 текущего приоритета, схемы 33 сравнения, Dтриггера 34, элемента И 35. 5

Входы 15 и 16 устройства представляют собой адресные входы для подключения шины адреса микропроцессорной системы, выходы 17 устройства представляют собой входы данных для подключения шины данных микропроцессорной системы, вход 18 устройства представляет собой вход для подключения разряда шины управления микропроцессорной системы, сигнализирующего о

35 разрешении прерывания в системе, например ТИТЕ для микропроцессора

580, вход 19 устройства представляет собой вход для подключения разряда .шины управления микропроцессорной

:системы, управляющего системным сбросом, например RESET для микропроцессора 580, вход 20 устройства представляет собой вход подключения разряда тактового сигнала шины управления микропроцессорной системы, например

6, 2 для микропроцессора 580, вход 21 устройства представляет собой вход подключения разряда шины управления микропроцессорной системы, управляющего приемом информации с шины данных, например DBIN для микропроцессора 580, вход 22 устройства представляет собой вход подключения разряда ,шины упрйвления, сигнализирующего о

55 подтверждении прерывания, т.е. о переходе микропроцессора в цикл об,работки прерывания, например INTA для микропроцессора 580, вход 23 устройства представляет собой вход подключения разряда шины управления, сигнализирующего о начале нового машинного цикла микропроцессора, например SYNC для микропроцессора 580, вход 24. устройства представляет собой вход подключения разряда шины управления микропроцессорной системы, сигнализирующего о выводе информации во внешнее устройство, например OUT для микропроцессора 580,. выход 25 . устройства является выходом для подключения к разряду шины управления микропроцессорной. системы, воспринимающему запросы на прерывание, например INT для микропроцессора 580.

Устройство работает следующим образом.

В исходном состоянии все триггеры и регистры обнулены по входу 19 устройства сигналом логической "1". На информационные входы. устройства 27,127.N поступают комбинации запросов на прерывание от различных внешних устройств, требующих обслуживания„ Причем больший приоритет имеют устройства, подключенные к- блоку 2 приоритетных прерываний группы, имеющему больший номер, а среди устройств, подключенных к одному блоку приоритетных прерываний, — устройства, подключенные к входу 27, имеющему больший номер. На выходах соответствующих приоритетных шифраторов 28 появляется информация о кодах запросов прерывания в блоки.2 приоритетных прерываний группы, имеющих больший приоритет в каждом из блоков 2, и сигналы логической "1, свидетельствующие о наличии хотя бы одного запроса на прерывание. Это приводит к тому, что по импульсу синхронизации, поступающему с соответствущего входа устройства на входы 2.1.2"2.N,21 блоков 2 приоритетных прерываний группы, устанавливаются в состояние логической "1" D-триггеры 30, íà Dвходы которых подан уровень логическойой " 1" . Таким образом, на входы

1.1-1.N группового блока приоритетных прерываний поступают комбинации групповых запросов на прерывание, которые воспринимаются приоритетным шифратором 31, на выходе которого появляется код запроса на прерывание наиболее приоритетного блока из блоков приоритетньж прерываний,. требующих обслужи-! вания в данный момент. Этот .код посту-.

162103 пает на первую группу информа3р3аннь3х входов схемы 33 сравнения, где сравнивается с информацией на выходе регистра 32 текущего приоритета, вьиадь3 которого подключены к второй группе входов схемы 33 сравнения.

Так как в исходном состоянии регистр

32 обнулен, на выходе схемы 33 срачнения появляется сигнал логической

"1", который поступает на вход элемента И 35, на другой вход которого поступает сигнал логической "1", свидетельствующий о наличии запросов на прерывание. По синхраимпульсу, посту- 15 лающему с .соответствующего входа устройства на вход 1.2 блока 1, установится D-триггер 34 вследствие того, что на его D-вход подан уровень логической "1". Таким образам, на выходе 20

1.5 блока 1 устанавливается сигнал логической "1", свидетельствую3ш3й а запросе на прерывание, имеющем больший приоритет в блоке приоритетного прерывания, имеющем, в сваю очередь, 25 больший приоритет в данный момент времени. По переднему фронту импульса на выходе В-триггера 34 в регистр 32 текущего приоритета записывается кад приоритета на данный момент времени, 3р который поступает на выходы 1.6 блока 1.

Следовательно, на выходе 25 устройства устанавливается сигнал логической "1", а на адресных входах мультиплексора 6 — кад блока 2 приоритетных прерываний группы, запрос на обслуживание которого принят в данный момент времени. Сигнал на выходе 25

3 устройства воспринимается микропро— цессорам в последнем такте последнего цикла текущей команды некоторой фоновой программы, и он перехопит в цикл обработки прерывания. При этом сбрасывается внутренний триггер прерыва45 ния микропроцессора и с входа 18 разрешения прерывания устройства снимается сигнал логической "1", вследствие чего на входы 1 3 группового блока 1 приоритетных прерываний и вха- о ды 2.1.1 блоков 2 приоритетных прерь3ваний группы подается сигнал логической "1" с выхода элемента ИЛИ 12, Триггеры 30, 34 запроса прерывания обнуляются и удерживаются в нулевом состоянии, Прерывания запрещены. По сигналам на входе 21 приема устройства (уровень логической "1" на котором свидетельствует о том, что

0 6 микропроцессор находится в с ос Гоянии ввода информации с шины данных) и вход е 2 2 и адт в ержд ения пр ер ыва ния (уровень логической 1 па котором свидетельствует о том, что микропроцессор находится в цикле обработки прерывания) происходит установка триггера 9 в состояние логической

"1" и подается разреп3ающий сигнал на вход управления IJJIIIIE!oro формирователя 7, выходы котарага подключаются к выходам данных устройства,, В исходном положении вьг<одь3 шинного формирователя 7 находятся в высокаимпеданском состоянии вследствие отсутствия активного уровня сиг33ала на его входе уира BJieтп3я. Зхад3-3 шиннагc. формирователя 7 подключены к г>1ыхад;3м мультиплексора 6, которые сигналами на выходах 1.6 группавога C:iàêa приоритетных прерыва ; и падклю>3е!33 J к выходам блока 9 приоритет!Jok а прер»Звания группы, имеющего 33аи3.33с3ш>Л приоритет. Поэтому а вь3ходах 3ш11333аго формироватсля 7 уста33а> ч31вае3ся HJJ фармация, соответствующая коду запроса прерывания, имеющего наивысший приоритет в блоке 2 приоритетных прерываний группы, име3о31ега в свою очередь наивысший приоритет среди .п1э >г33х, требующих обслучыва33пя в данный момент. Сигнал логической 1 . с выхода

11 11 триггера 9 управляет мультиплексором

5, который B исходном палаже3п3и при наличии на er 0 Вхадe адресa eиг!-:ала логического 0 передает па сваи вы11 11 ходы и вторую гр упп у адр с сных вход оВ блока 4 памяти IipepbJBak!Bß ин1>армацию о состоянии части a

Сигнал логическои "1" с выхода триггера 9 поступает также на второй вход элемента И 14, первый вход кото1621030

35 рого подключен к второму входу 23 синхронизации устройства, на который подается синхросигнал, сопровождающий:каждый цикл работы микропроцес5 сора, Поэтому счетчик 8 по своему счетному входу начинает .подсчет этих импульсов синхронизации.

Микропроцессор воспринимает вектор прерывания, поступающий с выхода шин- 10

1 .ного формирователя (разряды шинного формирователя 7, соответствуюшие разрядам 7, 6, О, 1, 2 командь1

ЗЯТЕ iddd111, подключены через ограничительный резистор к шине "+5В" источника питания), и адресует первую команду обра ботки пр ерыва ния, адрес которой зависит не только от вектора прерывания, но и от кода блока приоритетного прерывания, выста- 2р вившего этот вектор прерывания. Поэтому из блока 4 памяти прерываний будет считана команда обработки прерывания, соответствующая данному наиболее приоритетному запросу на пре- 25, рывание, без дополнительной программной обработки, Эта команда считывается из блока 4 памяти прерываний после подачи активного уровня сигнала на вход 26 управления блока 4 памяти 3р прерывания устройства, на который может быть подан, например, сигнал выборки кристалла с дешифратора микропроцессорной системы, и после подачи на вход 21 приема устройства сигнала логической "1", свидетельствующего о приеме информации по ши, не данных микропроцессора. При считывании команды выходы шинного формирователя 7 переводятся в высокоимпедансное состояние, так как с входа 22 подтвеждения прерывания снят активный уровень сигнала вследствие того, что микропроцессор выполняет цикл выборки команды из памяти по- 45 сле цикла прерывания по значению команды рестарта.

Первая команда обработки прерывания прецставляет собой, например, команду безусловного перехода в область памяти, где записана программа обработки конкретного прерывания.

После осуществления такого перехода счетчик 8 обнуляется и импульс с его выхода переполнения, поступающий на

55 вход элемента ИЛИ 11, обнуляет триггер 9. Мультиплексор 5 отключается от выходов 1.6 группового блока 1 приоритетных прерываний и вновь подключается к части адресных линий адресных входов 16 устройства, что представляет возможность его адресации по адресным линиям 16 при выполнении, например, программы прерывания.

Выполняя программу обработки конкретного прерывания, микропроцессор обязательно осуществляет операции записи в стек содержимого регистров общего назначения и состояния, а затем разрешает прерывания специальной командой, что обеспечивает возможность многоуровневых прерываний.

Если после выполнения этих операций поступил запрос на обслуживание с блока 2 приоритетных прерываний, имеющего больший приоритет, чем тот, чей запрос обслуживается, вновь по импульсу синхронизации, поступающему с входа 20 устройства на вход

1.2 группового блока 1 приоритетных прерываний, установится D-триггер 34.

Это произойдет потому, что после программного разрешения прерываний на входе 18 устройства вновь будет присутствовать сигнал логической

"1" что снимет активный уровень сигнала с входов обнуления 1.3Dтриггера 34 и 2.1.1-2.И.1D-триггеров

30. Установится D-триггер 30 в блоке приоритетных прерываний, имеющем больший приоритет, что вызовет изменение кода на выходе приоритетного шифратора 31, и, так как этот код будет больше кода, записанного в регистре 32, то вновь появится сигнал л огич ес кой " 1 " на выходе сх емы 33 сравнения, !

Таким образом, произойдет очеред ное прерывание программы независимо от степени завершения предыдущей.

Предлагаемое устройство предусматривает хранение запросов. на прерывание в триггерах-флажках устройств, вызывающих прерывание по входам 27.127.N. Эти флажки остаются установленными до завершения программы обработки прерывания от данного устройства и обнуляются микропроцессором при помощи технических средств данного внешнего устройства, например портов вывода с адресами, соответствующими внешним устройствам. Выходные сигналы дешифраторов этих портов вывода активизируют входы обнуления триггеров-флажков„

1621030

По завершении программы обработки пр ерывания микропроцесс ор обнуляет флажок устройства, вызвавшего прерывание при помоши техгпгческих средств

5 принадлежащих данному внешнему устройству, Что приводит к снятию запроса на прерывание с соответствующих входов 27.1-27,N.

11икропроцессор обращается к дещи10 фратору 3 так же, как к устройству вывода, используя вторые адресные входы устройства 15, которые могут быть совмещены с первыми адресными входами 16 устройства, и вход 24, в результате чего происходит появление сигнала логической "1" па вьгхоце дешифратора 3. При этом сигнал логической "1" поступает на первые входы элемента ИЛП 10, а с его выхода на вход 1 .4 группсвого блока 1 приоритетных прерываний, что приводит к обнулению регистра 32„Групповой бло»;

1 приоритетных прерываний готов воспринимать слецуюший по приоритету 25 запрос на прерывание. Перед выполне— нием перечисленных операций обнуления флажков и регистра 32 текущего приоритета необходимо программно запретить прерывания, после чего происходит возврат из подпрограммь1.

В случае прерывания программы обработки прерывания запросом на прерывание большего приоритета после завершения обработ ки запроса б ол ьшего приоритета обработка запроса на пре3S рывание предыдущего приоритета начнется вновь с первой команды программы обработки прерывания, если за это время не поступили запросы на прерывания большего приоритета., Если же повторное выполнение прерываггий программы нежелательно, тогда в даннои программе не предусматривается команда разрешения прерывания до окончания программы.

Таким образом, предлагаемое устройство обеспечивает идентификацию адреса первой команды отдельного запроса на прерывание в режиме векторных прерываний с использованием ре50 старта микропроцессора в цикле прерывания без дополнительной программной обработки.

Рассмотрим пример конкретной реализации предлагаемого устройства для работы- в составе микропроцессорной системы на основе микропроцессора 580 для 14 уровней прерывания.

Используем два блока 2,1 и 2,2 приоритетных прерываний с приоритетными шифраторами 31, 28 на 7 входов.

Разрядность сигналов регистра 32 =

= flog 7 1 = 3. Выходы блоков 2. 1 и 2,2 приоритетных прерываний подключены к первому 1.1.1 и второму

1.1.2 входам группового блока 1 приоритетных прерываний. На остальные входы подацим сигналы логического

"0"

Команда рес тарта (RST) микропроцессора 580 имеет вид 116(Ы111 . Тогда 14 уровням прерывания будут соответствовать следуюгшге векторы прерывания:

0108 8 — 0108

2 — 020 9 — 020

8 . - 8

3 — 030 10 — 0308

4 — 0408 11 — 0406

5 — 0508 12 — 0508

6 — 0608 13 — 060 8

7 — 0708 14 — 0708

Таким образом, один вектор прерывания соответствует двум уровням прерывания .Для ггдеггтпфика пги запроса на прерывание по одному вектору прерывания, который определяет адрес первой команды обработки прерывания, необхопимо было бы предусмотреть команды ввода информации с. выходов 1,6 группового блока приоритетных прерывагигг;, которая кодирует номер блока приоритетных прерываний из блоков 2. 1-2. 2, Ii Tlo 3T(41(ггп()формации определить адрес первой комаццы программы обработки конкретного из двух прерываний, В предлага емом устройстве код на выходе 1,6 блока приоритетного прерывания = 001g кодирует запросы па прерывание 1-7, а коп = 010 — запросы 8-14. Таким образом, на первьпг вход мультиплексора 5 подключается шестой разряд гп ны адреса ппгкропроцессора, а на его второй вход — второй разряд кода 1.6, и по сигналу логической "1" с выхода триггера 9 состояние вторых адресных входов блока 4 памяти прерываний будет определяться вторым разрядом кода 1,6 блока приоритетного прерывания. Тогда в блоке 4 памяти прерываний начальные команды обработки прерываний необходимо разместить по следующим адресам (допустим, разрядность адресных линий блока памяти равна 8):

1621030

010 " первая команда обработки 1 прерывания ого 2

030,- 3 040g11

5

0608.- 6

0708- 7

11О— 10

1гО,— 9

130,- 10

14Î,— 11

150,- 12

1608- 13 1708

11

14

После перехода микропроцессора в цикл прерывания блок 4 памяти прерываний будет адресоваться как линиями шины адреса адресных входов 16 устройства, так и выходом 5. 1 первого мультиплексора 5. По адресам 0108170> разместим команды-вызовы подпрограмм обслуживания прерываний 1-14 которые находятся вне блока 4 памяти 25 прерываний. Поэтому после выполнения этих команд-вызовов необходимо сбросить триггер 9 для переключения первого мультиплексора 5 с тем, чтобы при выполнении подпрограмм обработки прерываний было возможно по адресным ,входам 16 адресовать блок 4 памяти прерь|ваний. Поэтому коэффициент пересчета счетчика 8 должен быть равен количеству циклов (количеству синхро- 35 импульсов на синхровыходе микропроцессора, подключенном к входу 23 устройства) записи в стек при выполнении команды RST (2 цикла) плюс количеству циклов выполнения команды 40

CALL (вызов подпрограммы) 3.

Таким образом, коэффициент пересчета счетчика 8 равен 5, и после пятого импульса происходит переключение первого мультиплексора 5.

Допустим, поступили. запросы на прерывание на первый и второй входы

27.1.1-27.1.2 блока 2.1 приоритетных прерываний и на третий вход 27.2.3 блока 2.2 приоритетных прерываний.

Тогда на выходе 2.1,4 блока 2.1 приоритетных прерываний установится код запроса на прерывание 0101, а на выходе 2.2,4 блока 2.2. приоритетных прерываний — код 011>. Так как блок 2.2 приоритетных прерываний имеет больший приоритет, чем блок 2.1, то в регистр 32 при запросе на прерывание будет записан ддщ

010 (второй блок), Поэтому после цикла прерывания по команде рестарта RST = 11011111 будет выбрана команда из ячейки 130, которая идентифицирует запрос приоритета 011 из блока приоритетных прерываний, имеющего приоритет 010 без дополнительной программы поиска номера блока, требующего обслуживания.

Формула из обр ет ения

1. Устройство прерываний микропр оцес с ор ной си с т емы, содержащее групповой блок приоритетных прерываний, группу блоков приоритетных прерываний и дешифратор, причем информационные входы блоков приоритетных прерываний образуют группу информационных входов устройства, входы синхронизации группового блока приоритетных прерываний и блоков приоритетных прерываний. группы объединены и являются первым входом синхронизации устройства, входы дешифратора являются первой группой адресных входов устройства, о т л и ч а ю щ е е с я тем, что, с целью повышения быстродействия обработки прерываний, в устройство введены блок памяти прерываний, первый и второй мультиплексоры, шинный формирователь, счетчик, триггер, первый, второй и третий элементы ИЛИ, первый и второй элементы И, причем информационные выходы блоков приоритетных прерываний группы подключены к управляющим входам второго мультиплексора, адресные входы которого подключены к информационным выходам группового блока приоритетных прерываний, выходы которого подключены к информационным входам шинного формирователя, выход шинного формирователя является информационным выходом устройства, выходы запросов прерывания блоков приоритетных прерываний группы подключены к информационным входам группового блока приоритетных прерываний, выход запроса прерывания группового блока приоритетных прерываний является выходом запросов прерывания устройства, первая группа адресных входов блока памяти прерываний и первая группа информационных входов первого мультиплексора являются соответственно первой и второй подгруппами группы адресных входов устрой13

14

1621030 ства, вторая группа информационных ,входов первого мультиплексора подключена к группе информационных выходов группового блока приоритетных прерываний, а группа выходов первого мультиплексора подкпючена к второй группе адресных входов блока памяти прерываний, первый вход разрешения блока памяти прерываний является входом приема устройства, а второй вход разрешения блока памяти прерываний является входом управления чтением устройства, выходы которого являтотся информационными выходами устройства, выход стробирования дешифратора является входом записи устройства, выход дешифратора подключен к первому входу первого элемента ИЛИ, второй вход которого подключен к первым входам второго и третьего элементов ИЛИ, являясь входом сброса устройства, выход первого элемента ИЛИ подключен к второму входу сброса группового блока приори- 25 тетных прерываний, первый вход сброса которого подключен к выходу третьего элемента ИЛИ и к входам сброса блоков приоритетных прерываний группы, второй вход третьего элемента ИЛИ ян- 10 ляется входом разрешения прерывания устройства, первый и второй входы первого элемента И являются соответственно входами приема и подтверждения прерывания устройства, выход пернот о элемента И подключен к входу разре35 шения шинного формирователя и к ттхотту установки триггера, ныхсд которого подключен к адресному входу первого мультиплексора и к первому входу нто40 рого элемента И, второй нхол которого является вторым входом синхроттизации устройства, а выход второго элемента И подключен к счетному входу счетчика, вход сброса которого под45 ключен к входу сброса устройства, а выход которого подключен к второму входу второго элемента ИЛИ, нькод второго элемента ИЛИ подключен к вхогду сброса триггера.

2. Устройство по п. 1, о т л и ч а ю щ е е с я тем, что групповой блок приоритетных прерываний содержит приоритетньгй шифратор регистр "еку щего приоритета, схему сравнения, D-триггер и элемент И, причем информационные входы приоритетного шифратора являются информационными входами группового блока приоритетных прерываний, информационный выход приоритетного шифратора подключен к информационному входу регистра текущего приоритета и к первому входу схеьтьт сравнения, выход регистра текущего приоритета подключен к второму входу схемы сравнения и является информационным выходом группового блока приоритетных прерываний, выход схемы сравнения подключен к первому входу элемента И, второй вход которого подключен к сигнальному выходу приоритетного шифратора, третий вход элемента И является входом синхронизации группового блока приоритетных прерываний, выход элемента И подключен к входу синхронизации D-триггера, информационный вход которого подключен к шине логической единицы уст— ройстна, выход D-òðèããåðà является выходом запроса прерывания группового блока приоритетных прерываний и подключен к входу сттттхронизятттттт регистра текущего приоритета, вход сброса

D-триггера является пе входом сброся группового блока приоритетных прерываний, а вход сброся регистра текущего приоритета является вторым входом сброса группового блока приоритетных прерываний, 3., Устройство по пп. 1 и 2, о т лича юще е с я тем, что каждьпт блок приоритетных прерываний группы содержит приоритетный пптфратор, Dтриггер и элемент И, причем информационные нходы приоритетного иптфраh тора являются информационными входами блока приоритетных прерываний, информациотптые выходы приоритетного шифратора являются тттФормяциоттньпгт выходами блока приоритетных прерываний, сигпяты ный гтттход приоритетного ттифраторя гтодкттточетт к лертзому входу элемента И, второй вход которого является входом ст.нхронизаттии блока приоритетных прсрынаний группы, я ньгход элемента И подключен к входу синхронизации Л-сриггера, информационный вход которого подключен к шине логической единицы устройства, выход D-триггсря является выходом запроса прерывания блока приоритетных прерываний группы, а вход сброса Dтриггера является входом сброса бло" ка приоритетных прерываний группы.

1621030

1621030

Фиг 2

Редактор А. Маковская

Ф

Заказ 424У Тираж Подписное

ВНИИПИ Государственного комитета по изобретениям и открытиям при ГКНТ СССР

113035, Москва, Ж-35, Раушская наб.> д. 4/5

Производственно-издательский комбинат "Патент", г. Ужгород, ул. Гагарина, 101

277

QU-77

Составитель N. Сорочан

Техред Л.Сердюкова . Корректор С, П!екмар