Многоканальное устройство для распределения заданий процессорам

 

Изобретение относится к вычислительной технике и может быть использовано в многомашинных вычислительных системах для распределения нагрузки между процессорами. Цель изобретения - повышение производительности путем конвейерного распределения запросов через общую магистраль при перегрузках отдельных процессоров . Устройство содержит два регистра , три группы элементов И, два счетчика , дешифратор, четыре триггера, пять элементов И, элемент ИЛИ, элемент И-НЕ, три элемента задержки,блок памяти, четыре формирователя импульса , элемент развязки. Цель изобретешь достигается благодаря распределению запроса от абонента (в случае перегрузки соответствующего абоненту процессора) к другому - незагруженному - процессору через общую магист-, раль. 1 ил. а S

СОЮЗ СОВЕТСНИХ

СОЦИАЛИСТИЧЕСНИХ

РЕСПУ БЛИН (51) 5 С 06 F 13/36 9 46

ОПИСАНИЕ ИЗОБРЕТЕНИЯ .Н А BTOPCHOMY СВИДЕТЕЛЬСТВУ

ГОСУДАРСТВЕННЫЙ НОМИТЕТ

Il0 ИЗОБРЕТЕНИЯМ И 07НРЬГГИЯМ

ПРИ ГКНТ СССР (21) 4392683/24 (22) 17.03,88 (46) 07.01.91. Бюл. Р 1 (72) R.A.HîãàòûðåB (53) 681.325(088.8) (56) Авторское свидетельство СССР

Р 1124309, кл . Г 06 F 9/46, 1983.

Авторское свидетельство СССР

Р 1545219, кл. С 06 Г 9/46, 11.06.87. (54) МНОГОКАНАЛЬНОЕ УСТРОЙСТВО ДЛЯ

РАСПРЕДЕЛЕНИЯ ЗАДАНИЙ ПРОЦЕССОРАМ (57) Изобретение относится к вычислительной технике и может быть использовано в многомашинных вычислительных системах для распределения нагрузки меящу процессорами. Цель изоИзобретение относится к вычисли тельной технике и может быть использовано в многомашинных вычислительных системах и локальных сетях для распределения нагрузки между процессорами (ЭВМ).

Цель изобретения — повышение производительности за счет конвейерного распределения запросов через общую магистраль при перегрузках отдельных процессоров.

На чертеже представлена структурная схема одного канала устройства.

Устройство содержит в каждом канале регистры 1 и 2, группы элементов И 3 и 4, счетчик 5, блок 6 памяти, триггеры 7-9, распределитель

10 импульсов, элементы И 11-15, эле- мент И-HF, 16, информационные маги„„SU„„1619287 А 1

2 бретения — повышение производительности путем конвейерного распределения запросов через общую магистраль при перегрузках отдельных процессоров.Устройство содержит два регистра, три группы элементов И, два счетчика, дешифратор, четыре триггера, пять элементов И, элемент ИЛИ, элемент И-HF., три элемента задержки, блок памяти, четыре формирователя импульса, элемент развязки. Цель изобретенп.. достигается благодаря распределению запроса от абонента (в случае перегрузки соответствующего абоненту процессора) к другому — незагруженному — процессору через общую магист-, раль. 1 ил а страли 17, элемент 18 развязки,выход 19 признака наличия запросов, счетчик 2О, дешифратор ?1, формироМ и ватель 22 импульса, элемент ИЛИ 23, © формирователь 24 импульса, триггер 4

25, группу элементов И 26, элементы Ж

27-29 задержки, формирователи 30 и . Ь3

31 импульсов, общие линии 32-34, вход Q0

35 кода запроса, синхровход 36, вход 3

37 запроса, выход 38 запроса, выход

39 признака перераспределения запроса, вход 4О начальной установки, вход

4t чтения признака наличия запросов, вход 42 чтения кода запроса, вход @*

43 чтения кода перераспределения запроса, выход 44 кода запроса, вход 45 признака занятости процессора, вход

46 признака освобождения процессора канала устройства.

1619287

Устройство работает следующим образом.

Дпя начальной установки подается сигнал на вход 40, при этом триггеры Я и 9 и счетчики 5 и 20 устанавливаются в нулевое состояние.

Запрос от К-го источника запросов (абонента) заносится в регистр 1 с входа 35 по сигналу 37 при нулевом 10 со:;тоянии триггера 8, выход которого подключен к сигнальному выходу 39 каналаа.

Гсли К-й процессор, закрепленный для обслуживания запросов К-ro абонента, способен принять запрос (не перегружен), о чем свидетельствует единичное состояние триггера 7, то через элемент И 1 по сигналу 37 подается сигнал на выход 38 (на вход прерывания K-ro процессора). Код за.проса (вектор прер вания) считывается процессором с регистра 1 через группу элементов И по сигналу 42.

Если К-й процессор не способен 25 принять запрос (перегружен), о чем свидетельствует нулевое состояние триггера 7, то по сигналу на входе

37 при записи кода запроса в регистр

1 через элемент И 12 производится запись "1" в триггер 8.

Ддя исключения появления укороченногб сигнала как на выходе элемента И 11, так и на выходе элемента И 12 .при переброске триггера 7

35 в случае прихода сигнала на входы 37 и 45 или 46 — запись в триггер 7 разрешается при отсутствии сигнала на входе 37. Для этого вход 37 подключен к Т-входу триггера 7, работа 0 входов которого разрешена при низком уровне на Т-входе. Элемент 27 обеспечивает задержку сигнала на вре-. мя срабатывания триггера 7 (по перед, нему фронту), снятие сигнала с входа

37 вызывает блокировку работы элементов И 11 и 12 без задержки.

Гдиничное состояние триггера 8 (сформированное по сигналу с выхода элемента И 12) К-ro канала соответ- . ствует запросу от К-го канала на пе50 рераспределение запроса от К-ro або° нента через общую магистраль 17.

Распределители 10 импульсов всех каналов последовательно циклически перебирают числя от 0 до M (M — число каналов), причем состояния счетчиков 20 и распределителей 10 совпад ют, так как для их работы используется одинаковая частота синхронизации с входа 36. Если в триггере 8

К-ro канала "1" и счетчик 20 находится в JC-м состоянии, при котором

К-й выход дешифратора и соответственно выход распределителя 10 импульсов возбужден, то при нулевом состоянии триггера 9 с выхода элемента .И 13 на формирователе 30 формируется сигнал, ло которому через группу элементов И 4 код запроса регистра 1 К-го канала выдается на (общую магистраль 17.По сигналу нар выходе элемента И 13 на формирователе 22 импульса вырабатывается сигнал сопровождения запроса, выдаваемый на общую линию 32, по которому код запроса с общей магистрали 17 записывается в регистр 2 всех каналов, в триггеры 9 всех каналов при этом записываются "1". По сигналу на выходе элемента И 13 производится на формирователе 30 формирование имнульса установки в "О" триггера 8 К"го канала, выдавшего запрос на общую магистраль. При единичном состоянии триггера 9 блокируется формирование сигнала на выходе элемента И 13 и разрешается на выходе элемента И 14, при этом передача запросов через общую магистраль 17 блокируется.

При единичном состоянии триггеров 9 начинается поиск процессора, способного принять на обслуживание запрос, переданный через общую магистраль 17 и занесенный в регистры

2 всех каналов. При К-м состоянии счетчика 20 сигнал на выходе злемента И 14 не формируется, так как в триггере 7 К-го канала,"0". При

К+1-м состоянии счетчика 20, если

К+1-й способен принять запрос (в триггере ? "1") и блок 6 памяти канала не переполнен (на выходе элемента И-HE 16 "1"), то с формирователя 31 вырабатывается сигнал, по которому код защ оса с регистра 2 записывается в блок 6 памяти по адресу со счетчика 5. По заднему фронту сигнала с формирователя 31 на фор" мирователе 24 импульса вырабатывается сигнал, увеличивающий содержимое счетчика 5 на "1". При переполнении блока 6 памяти на выходе элемента

И-HE 16 появляется "0", блокирующий дальнейшее занесение запросов в блок

6 памяти этого канала. Сигнал с формирователя 31 канала, принявшего за5 161 прос, через элемент 18 развязки передается на линию 33, при этом триггеры

9 всех каналов устанавливаются в нулевое состояние, при котором разрешается распределение через общую магистраль 17 следующего запроса.

Процессоры через элемент И 15 по сигналу 4 1 опрашивают состояние блоков 6 памяти. Если в блоке 6 памяти . есть запросы, т.е. на выходе элемента ИЛИ 23 "1", то процессор считывает запрос, занесенный в блок 6 памяти с общей магистрали последним. Для этого процессор подает сигнал на вход 43. По сигналу на входе 43 после установки триггера 25 содержимое счетчика 5 уменьшается на "1", в результате формируется адрес ячейки, хранящей запрос, занесенный в блок

6 памяти последним. После формирования адреса в счетчике 5 по сигналу с выхода элемента 28 задержки производится через элементы И 26 считывание кода запроса с блока памяти 6.

По следующему сигналу на входе 43 после уменьшения содержимого счетчика

5 на "1" по сигналу с выхода элемента 78 задержки производится считывание следующего запроса и т.д. При нулевом состоянии счетчика 5 (запросов нет) на выходе элемента ИЛИ 23

"0" и считывание запроса не производится.

Для исключения одновременного появления импульсов на входах "+I u

"-1" счетчика 5 занесение ™1" в триггер 25 при "1" на входе 43 произво-. дится по заднему фронту импульса синхронизации с входа 36, задержанному на элементе 29. На вход "-1" счетчика

5 поступает сигнал при "1" в триггере 25, с задержкой на элементе 28 по этому сигналу производится запись

"0" в триггер 25. Описанная процедура осуществляется при отрицательном полупериоде синхронизации с входа 36 ° По переднему фронту синхроимпульса на входе 36 (положительный полупериод) производится увеличение на "l" содержимого счетчика 20 и выдача сигнала с дешифратора 21 (вход разрешения дешифратора подключен к синхровходу 36). Так как по сигналу

4 на выходе элемента И 14 производится переброска триггера 9 и формирование заднего фронта сигнала на выходе элемента И 14, то сигнал на вход "+1" счетчика 5 поступает в положительный

9287 6 полупериод синхронизации (шп. не позднее, чем появляется сигнал на выходе элемента 29 задержки), чем обеспечивается разделение п времени работы входов "+1" и "-1" счетчика 5.

Для исключения рассогласования работы счетчиков 70 при достижении счетчиком 20 какого-либо канала максимального кода М на линию 34 выдает"

; ся сигнал установки счетчиков 20 всех ! каналов в исходное нулевое состояние.

55 формула изобретения

Многоканальное устройство для рас" пределения заданий процессорам, содержащее в каждом канале первый и второй регистры, первую и вторую группы элементов И, с первого по пятый элементы И, с первого по четвертый триггеры, элемент ИЛИ, первый и второй счетчики и дешифратор, информационный вход которого соединен с выходом первого счетчика, счетный вход которого соединен с синхровходом канала устройства, вход запроса которого соединен с первыми входами первого и второго элементов И и с синхровходом первого регистра, информационный вход которого соединен с входом кода запроса канала устройства, выходы первого регистра соединены с первыми входами элементов И первой и второй групп, вторые входы элементов И второй группы соединены с входом чтения кода запроса канала устройства, выходы элементов И второй группы соединены с выходами кода запроса канала устройства, вход признака занятости процессора которого соединен с входом установки в "0" первого триггера, инверсный выход которого соединен с вторым входом второго элемента И, первый выход дешифратора соединен с первыми входами третьего и четвертого элементов И, выход второго триггера соединен с вторым входом четвертого элемента И, прямой выход первого триггера соединен с вторыми входами первого и третьего элементов И,вторые выходы дешнфраторов всех каналов объединены через

МОНТАЖНОЕ ИЛИ и соединены с входами установки в "0" первых счетчиков всех каналов устройства, выходы элементов

И первой группы всех каналов устройства объединены через МРНТАЖНОГ JUII н соединены с информационными входами вторых регистров всех каналов устройст1619287 ва выход второго триггера каждого канала ъ устройства соединен с выходом признака перераспределения запроса какала устройства, вход начальной установ-5 ки которого соединен с входами уста11 Ir новкн в О первого счетчика, второго и третьего триггеров, о т л и ч аю щ е е с я тем, что, с целью повышения производительности за счет кон- p, в ейер ног о распределения запросов че, ре з общую магистраль при перегрузках отдельных процессоров, каждый канал устройства содержит третью группу элементов И, элемент И-HE, блок памя- 1 5 ти, с и ер во го по третий элементы задержки, с первого по четвертый формиров ат ели импульсов, элемент ра звязки, причем вход запроса канала устройства соединен с входом первого элемента задержки и со стробир ующим входом первого триггера, вход установки в " 1 " которого соединен с входом признака освобождения пр оцессора канала устройства, выход перво- 25

ro элемента задержки соединен с третьими входами первого и второго эл ементов И, выходы которого соединены соответственно с выходом запроса канала устройства и с входом устан ов- gp ки в " 1 " второго триггера, выход и ервого формирователя импульсов с оединен с первыми входами элементов И первой группы и с синхровходом второго триггера, входы первого и второго формирователей импульсов со единены с выходом чет вер т ого эл емента И, третьи входы третьего и четвертого элементов И соединены соответственно с прямым и инверсным выходами третье- 40

ro триггера, четвертый вход и выход третьего зл емента И соединены соответственно с выходом элемента И-НЕ и с входом третьего формирователя импульса, си нхр овход канала устройстваа соединен со стра бир ующим входом дешифратора и с входом второго элемент а э адержки, выход которого соединен с синхровходом четвертого триггера, выход которого соединен с вычитающнм входом второго счетчика и входом третьего элемента задержки, выход которого соединен с входом установки в

"0" четвертого триггера и с первыми входами элементов И третьей группы, вторые входы и выходы которых соединены соответственно с выходами блока памяти и с выходами кода запроса канала устройства, вход признака чтения перераспределенного запроса которого соединен с информационным входом четвертого триггера, информационный вход блока памяти соединен с выходом второго регистра, выход четвертого формирователя импульса соединен с суммирующим входом второго счетчика

М (где М вЂ” разрядность счетчика} выходов которого соединены с М адресными входами блока памяти, с М входами элемента И-HF. и с М входами элемента ИЛИ, выход которого соединен с первым входом пятого элемента И, второй вход и выход которого соединены соответственно с входом чтения признака наличия запросов и выходом признака наличия запросов канала устройства, вход начальной установки которого соединен с входом установки в

"О" второго счетчика, выходы вторых формирователей импульсов всех каналов устройства объединены через МОНТАЖНОЕ

ИЛИ и соединены с входами установки

II II в 1 третьих триггеров и синхровходами вторых регистров всех каналов устройства, выход третьего формир оват еля импульсов каждог о канала устройства соедин ен с входом че тверт ого формир овател я импульсов, с входом записи блока памяти и с входом элемента раз " вязки, выходы элементов развязки всех каналов устройства объединены через

МОНТАЖНОЕ ИЛИ и соединены с синхр овходами третьих триггеров всех каналов устройства .

1619?Я7

Составитель А.Афанасьев

Редактор Н.Тупица Техред Л.Серд окова Корректор О.Кравцова

I, °

Заказ 49 Тираж - (Подписное

ВНИИПИ Государственного комитета по изобретениям и открытиям при ГКНТ СССР

113035, Москва, Ж-35, Раушская наб., д. 4/5

Производственно-издательский комбинат "Патент", г. Ужгород, ул. Гагарина, 101